├── .gitignore ├── 74hc595 ├── Makefile ├── fpga │ └── spio74hc595_xdc.xdc ├── module │ └── sipo74hc595.v ├── script │ ├── dum_fsdb_vcs.tcl │ ├── module.list │ └── tb.list ├── tb │ └── top_tb.v └── verification │ └── .gitkeep ├── 74ls138 ├── 74ls138.png ├── Makefile ├── decode_74ls138.v ├── logiclevel │ ├── decode38a.v │ ├── decode38b.v │ └── testbench.v └── testbench.v ├── 74ls148 ├── 74ls148a.png ├── 74ls148b.png ├── Makefile ├── encode83-logic │ ├── 83encode.png │ ├── encode83a.v │ ├── encode83b.v │ └── testbench.v ├── encode_74ls148.v └── testbench.v ├── 74ls151 ├── mux8_1.v └── testbench.v ├── 74ls194 ├── 74ls194.png ├── Makefile ├── reg74ls194.v └── testbench.v ├── 74ls253 ├── mux4_1.v ├── testbench.v └── top_74ls253.v ├── 74ls85 ├── 74ls85.png ├── Makefile ├── compare_74ls85.v └── testbench.v ├── FSM └── mealy_fsm.v ├── LICENSE ├── README.md ├── VerilogExamples ├── 0401_sillyfunction.v ├── 0402_inv.v ├── 0403_gates.v ├── 0403_gates_alt.v ├── 0404_and8.v ├── 0405_mux2.v ├── 0406_mux4.v ├── 0407_fulladder.v ├── 0410_tristate.v ├── 0412_bitswizzle.v ├── 0413_example.v ├── 0414_mux4.v ├── 0415_mux2.v ├── 0416_mux2_8.v ├── 0417_flop.v ├── 0418a_flopr_async.v ├── 0418b_flopr_sync.v ├── 0419_flopenr.v ├── 0420_sync.v ├── 0421_latch.v ├── 0422_inv.v ├── 0423_fulladder.v ├── 0424_sevenseg.v ├── 0425_decoder.v ├── 0426_priorityckt.v ├── 0427_priority_casez.v ├── 0428_fulladder.v ├── 0429_syncbad.v ├── 0430_divideby3fsm.v ├── 0431_patternMoore.v ├── 0432_patternMealy.v ├── 0434_mux_param.v ├── 0435_decoder.v ├── 0436_andN.v ├── 0437_testbench1.v ├── 0438_testbench2.v ├── 0439_testbench3.v ├── 0503_comparators.v ├── 0504_multiplier.v ├── 0505_counter.v ├── 0506_shiftreg.v ├── 0507_ram.v ├── 0508_rom.v ├── MIPSprocessors │ ├── mipspipelined.v │ ├── mipssingle.v │ └── mipstest.asm └── example.txt ├── adder ├── fulladder4a │ ├── Makefile │ ├── fulladder.v │ ├── fulladder4a.v │ ├── fulladderbit.png │ └── testbench.v ├── fulladderl │ ├── Makefile │ ├── fulladder.png │ ├── fulladderl.v │ └── testbench.v ├── fulladderv │ ├── Makefile │ ├── fulladderN.v │ ├── fulladdrverilog.png │ └── testbench.v └── halfadder │ ├── Makefile │ ├── adder.png │ ├── halfadder.v │ └── testbench.v ├── ahb_lite ├── Makefile ├── mem_fill │ └── rom.hex ├── readme.md ├── sim │ ├── Makefile │ ├── ahb_lite_pkg.svh │ ├── ahb_type.svh │ ├── env │ │ ├── ahb_lite_coverage.sv │ │ ├── ahb_lite_env.sv │ │ └── ahb_lite_scoreboard.sv │ ├── inf │ │ └── ahb_mst_intf.sv │ ├── mst_agt │ │ ├── ahb_mst_agt.sv │ │ ├── ahb_mst_drv.sv │ │ ├── ahb_mst_mon.sv │ │ ├── ahb_mst_seqr.sv │ │ ├── ahb_mst_tran.sv │ │ └── sequences │ │ │ ├── ahb_base_seq.sv │ │ │ ├── ahb_mst_base_seq.sv │ │ │ ├── ahb_mst_init_seq.sv │ │ │ ├── ahb_mst_int_seq.sv │ │ │ ├── ahb_mst_new_seq.sv │ │ │ ├── ahb_mst_vseq.sv │ │ │ ├── auto_object_seq.sv │ │ │ └── program_ctrl_reg_seq.sv │ ├── signal.rc │ ├── src.lst │ ├── tb_top.sv │ └── test │ │ ├── ahb_lite_auto_obj_test.sv │ │ ├── ahb_lite_base_test.sv │ │ ├── ahb_lite_irq_test.sv │ │ ├── ahb_lite_new_test.sv │ │ ├── ahb_lite_pipeline_test.sv │ │ ├── ahb_lite_system_config.sv │ │ └── ahb_lite_vseq_test.sv ├── spy │ ├── ahb_lite_top.prj │ ├── core.tcl │ └── spyglass_design_specific_waivers.swl └── src │ ├── ahb2apb │ └── ahb2apb_bridge.v │ ├── ahb_eg_slave │ ├── ahb_eg_defines.v │ ├── ahb_eg_intf.v │ ├── ahb_eg_reg.v │ └── ahb_eg_slave.v │ ├── ahb_lite_config.v │ ├── ahb_lite_decoder.v │ ├── ahb_lite_def_slave.v │ ├── ahb_lite_multiplexor.v │ ├── ahb_lite_ram.v │ ├── ahb_lite_rom.v │ └── ahb_lite_top.v ├── ahb_master ├── ahb_lite_master.v └── ahb_lite_master_v1.v ├── ascii_verilog ├── Makefile ├── ascii_verilog.v └── work_src.list ├── assertion ├── assert_base │ ├── Makefile │ ├── assert_module.sv │ ├── assertions.v │ ├── testbench.sv │ └── work_src.list └── assert_checker │ ├── Makefile │ ├── count.v │ ├── readme.txt │ ├── src.lst │ ├── testbench.rc │ └── testbench.sv ├── bin-to-gray ├── Makefile ├── bin_gray.v └── testbench.v ├── bintobcd4 ├── Makefile ├── binbcd4.v ├── bintobcd.png └── testbench.v ├── bintobcd8 ├── Makefile ├── binbcd8.png ├── binbcd8.v └── testbench.v ├── cache └── direct_cache.v ├── cdc └── sync_1bit │ ├── Makefile │ ├── readme.txt │ ├── src.lst │ ├── sync_1bit.v │ ├── testbench.rc │ └── testbench.sv ├── clock_div ├── Makefile ├── clock_div.prj ├── clock_div.rc ├── clock_div.v ├── src.lst └── testbench.sv ├── copymktodir.sh ├── counter ├── Makefile ├── count3b.png ├── count3bit.v ├── countNbit.v ├── mod5cnt.v └── testbench.v ├── coverage ├── Makefile ├── sequ_div.prj ├── sequ_div.rc ├── sequ_div.v ├── testbench.v ├── urgReport │ ├── css │ │ ├── .breadcrumb.css │ │ ├── .layout.css │ │ ├── .treetable.css │ │ └── .urg.css │ ├── js │ │ ├── .breadcrumb.js │ │ ├── .colResizable.js │ │ ├── .jquery-ui.js │ │ ├── .jquery.js │ │ ├── .layout.js │ │ ├── .sortable.js │ │ └── .treetable.js │ └── session.xml ├── via.rc └── work_src.list ├── dc-example ├── simple │ ├── .synopsys_dc.setup │ ├── Makefile │ ├── log │ │ └── .keep │ ├── mapped │ │ ├── design_sdf.sdf │ │ ├── flowled.ddc │ │ ├── synthesized.ddc │ │ └── top_synthesized.ddc │ ├── netlist │ │ └── netlist.v │ ├── report │ │ └── .keep │ ├── rtl │ │ └── flowled.v │ ├── script │ │ ├── read_input.scr │ │ ├── run_compile.scr │ │ ├── save_output.scr │ │ └── top.con │ └── unmapped │ │ └── flowled.ddc ├── synthesis │ ├── sim │ │ ├── Makefile │ │ ├── sequ_div.prj │ │ ├── sequ_div.rc │ │ ├── testbench.v │ │ └── work_src.list │ ├── src │ │ ├── sequ_div.v │ │ └── work │ │ │ └── sequ_div.v │ └── syn │ │ ├── .synopsys_dc.setup │ │ ├── Makefile │ │ ├── log │ │ └── .gitkeep │ │ ├── mapped │ │ ├── sequ_div.ddc │ │ ├── sequ_div.sdc │ │ └── sequ_div.sdf │ │ ├── netlist │ │ └── sequ_div.v │ │ ├── readme.md │ │ ├── report │ │ ├── check_design.txt │ │ ├── check_hold.txt │ │ ├── check_setup.txt │ │ ├── check_timing.txt │ │ ├── report_area.txt │ │ └── report_constraint.txt │ │ ├── script │ │ ├── default_con.tcl │ │ ├── read_input.tcl │ │ ├── run_compile.tcl │ │ └── save_output.tcl │ │ ├── sequ_div.svf │ │ └── unmapped │ │ └── sequ_div.ddc ├── synthesis_tmsc_90 │ ├── sim │ │ ├── Makefile │ │ ├── sequ_div.prj │ │ ├── sequ_div.rc │ │ ├── testbench.v │ │ └── work_src.list │ ├── src │ │ ├── sequ_div.v │ │ └── work │ │ │ └── sequ_div.v │ └── syn │ │ ├── .synopsys_dc.setup │ │ ├── Makefile │ │ ├── log │ │ └── .gitkeep │ │ ├── mapped │ │ ├── sequ_div.ddc │ │ ├── sequ_div.sdc │ │ └── sequ_div.sdf │ │ ├── netlist │ │ └── sequ_div.v │ │ ├── readme.md │ │ ├── report │ │ ├── check_design.txt │ │ ├── check_hold.txt │ │ ├── check_setup.txt │ │ ├── check_timing.txt │ │ ├── report_area.txt │ │ └── report_constraint.txt │ │ ├── script │ │ ├── default_con.tcl │ │ ├── read_input.tcl │ │ ├── run_compile.tcl │ │ └── save_output.tcl │ │ ├── sequ_div.svf │ │ └── unmapped │ │ └── sequ_div.ddc └── synthesis_tsmc_28 │ ├── .synopsys_dc.setup │ ├── Makefile │ ├── README.md │ ├── common_setup.tcl │ ├── dc_setup.tcl │ ├── log │ └── .gitkeep │ ├── mapped │ ├── sequ_div.ddc │ ├── sequ_div.sdc │ └── sequ_div.sdf │ ├── netlist │ └── sequ_div.v │ ├── report │ ├── check_design.txt │ ├── check_hold.txt │ ├── check_setup.txt │ ├── check_timing.txt │ ├── report_area.txt │ └── report_constraint.txt │ ├── rtl │ ├── chip_top.v │ ├── iopads.v │ └── sequ_div.v │ ├── script │ ├── default_con.tcl │ ├── procs.tcl │ ├── read_input.tcl │ ├── run_compile.tcl │ ├── save_output.tcl │ └── view.tk │ ├── unmapped │ └── sequ_div.ddc │ └── work │ └── .gitkeep ├── dc-verify ├── .synopsys_dc.setup ├── Makefile ├── log │ └── .keep ├── mapped │ └── .keep ├── netlist │ └── netlist.v ├── report │ └── .keep ├── rtl │ └── relation.v ├── script │ ├── read_input.scr │ ├── run_compile.scr │ ├── save_output.scr │ └── top.con └── unmapped │ └── .keep ├── defines_test ├── Makefile ├── fpga │ └── flowled_xdc.xdc ├── module │ └── defines_test.v ├── script │ ├── dum_fsdb_vcs.tcl │ ├── module.list │ └── tb.list ├── tb │ └── testbench.v └── verification │ └── .gitkeep ├── dev-board └── flow_led │ ├── flow_led.v │ ├── flow_led_tb.v │ ├── flow_led_xdc.xdc │ └── sch.png ├── dfiloflop ├── asdff │ ├── Makefile │ ├── asydff.png │ ├── asyndfilpflop.v │ └── testbench.v └── dff │ ├── Makefile │ ├── dfilpflop.png │ ├── dfilpflop.v │ └── testbench.v ├── directives ├── dc_env │ ├── .synopsys_dc.setup │ ├── Makefile │ ├── log │ │ └── .keep │ ├── mapped │ │ └── design_sdf.sdf │ ├── netlist │ │ └── netlist.v │ ├── report │ │ └── .keep │ ├── rtl │ │ ├── basic_d_latch.v │ │ ├── d_latch_async_set.v │ │ └── dc_env.v │ ├── script │ │ ├── read_input.scr │ │ ├── run_compile.scr │ │ ├── save_output.scr │ │ └── top.con │ └── unmapped │ │ └── .keep ├── readme.txt └── synplify_env │ ├── Makefile │ ├── rtl │ ├── basic_d_latch.sdc │ ├── full_case.v │ └── full_case_dir.v │ └── syn_directives.prj ├── divider ├── base │ ├── Makefile │ ├── divider.png │ ├── divider84.v │ └── testbench.v └── sequ_div │ ├── Makefile │ ├── sequ_div.prj │ ├── sequ_div.rc │ ├── sequ_div.v │ ├── testbench.v │ └── work_src.list ├── dma ├── dma_intf.v ├── dmac.v ├── dmac_ahb_ctrl.v ├── dmac_arb.v ├── dmac_channel.v ├── dmac_channel_ctrl.v ├── dmac_fifo.v ├── sim_ahb_task.v └── test_dma.v ├── ece6133_sample ├── Default.view ├── README.md ├── ece6133.gif ├── gscl45nm.lef ├── gscl45nm.map ├── gscl45nm.tlf ├── test.sdc └── test.v ├── fifo ├── async_fifo │ ├── Makefile │ ├── fpga │ │ └── flowled_xdc.xdc │ ├── module │ │ ├── async_fifo.v │ │ ├── fifo_mem.v │ │ ├── rptr_empty.v │ │ ├── sync_r2w.v │ │ ├── sync_w2r.v │ │ └── wptr_full.v │ ├── script │ │ ├── dum_fsdb_vcs.tcl │ │ ├── module.list │ │ └── tb.list │ ├── tb │ │ └── testbench.v │ └── verification │ │ └── .gitkeep └── sync_fifo │ ├── Makefile │ ├── fpga │ └── flowled_xdc.xdc │ ├── module │ └── sync_fifo.v │ ├── script │ ├── dum_fsdb_vcs.tcl │ ├── module.list │ └── tb.list │ ├── tb │ └── testbench.v │ └── verification │ └── .gitkeep ├── fm-example ├── Makefile ├── netlist │ ├── sequ_div.ddc │ ├── sequ_div.svf │ └── sequ_div.vg ├── readme.txt ├── script │ └── run_design.tcl └── src │ └── sequ_div.v ├── fun_coverage ├── bind_fcov │ ├── Makefile │ ├── cover_dut.v │ ├── fun_cover.sv │ ├── testbench.sv │ └── work_src.list ├── class_fcov │ ├── Makefile │ ├── cover_dut.v │ ├── fun_cover.sv │ ├── test_intf.sv │ ├── testbench.sv │ └── work_src.list ├── intf_fcov │ ├── Makefile │ ├── cover_dut.v │ ├── fun_cover.sv │ ├── test_intf.sv │ ├── testbench.sv │ └── work_src.list └── simple_fcov │ ├── Makefile │ ├── testbench.sv │ └── work_src.list ├── gate_level_model ├── Makefile ├── signal.rc ├── src.lst └── testbench.v ├── generate ├── gen_case │ ├── Makefile │ ├── generate_case.v │ └── testbench.v ├── gen_for │ ├── Makefile │ ├── generate_for.v │ └── testbench.v └── gen_if │ ├── Makefile │ ├── generate_if.v │ ├── mux_assign.v │ ├── mux_case.v │ └── testbench.v ├── ice40xxx ├── 7seg │ ├── Makefile │ ├── README.md │ ├── bcd_to_7seg.v │ └── top.v ├── common │ └── io.pcf ├── ice40_ultraplus_io │ └── io.pcf ├── icesugar_io │ └── io.pcf ├── key-led │ ├── Makefile │ └── key_leds.v ├── led-bar │ ├── Makefile │ └── led_bar.v ├── leds │ ├── Makefile │ └── leds.v ├── make-build │ └── Makefile ├── pcf-define │ └── ice40up5k.pcf └── tools │ ├── icesprog │ └── icesprog.x64.linux ├── icesugar-pro ├── demo │ ├── blink_green.bit │ ├── blink_green.svf │ ├── linux-with-litex.bit │ └── linux-with-litex_flash.svf ├── linux │ ├── Image │ ├── README.md │ ├── rootfs.cpio │ └── rv32.dtb ├── src │ ├── blink │ │ ├── Makefile │ │ ├── blink.bit │ │ ├── blink.lpf │ │ ├── blink.svf │ │ ├── blink.v │ │ ├── blink_out.config │ │ └── rst_gen.v │ ├── hdmi_test_pattern │ │ ├── Makefile │ │ ├── Makefile.sim │ │ ├── OBUFDS.v │ │ ├── README.md │ │ ├── TMDS_encoder.v │ │ ├── ULX3S_25F.v │ │ ├── ULX3S_25F.ys │ │ ├── clock.v │ │ ├── dec_10_2018.jpg │ │ ├── dec_6_2018.jpg │ │ ├── icesugar_pro.lpf │ │ ├── llhdmi.v │ │ ├── llhdmi_tb.cpp │ │ ├── pattern.v │ │ ├── pattern_tb.cpp │ │ ├── testb.h │ │ ├── ulx3s_25f_ULX3S_25F.bit │ │ ├── ulx3s_25f_ULX3S_25F.config │ │ ├── ulx3s_v20_segpdi.lpf │ │ ├── vgatestsrc.v │ │ └── ysgen.sh │ ├── litex_linux │ │ ├── README.md │ │ ├── build_top.sh │ │ ├── mem.init │ │ ├── mem_1.init │ │ ├── mem_2.init │ │ ├── top.bit │ │ ├── top.config │ │ ├── top.rpt │ │ ├── top.svf │ │ ├── top.v │ │ ├── top.ys │ │ └── top_bg256.lpf │ └── uart_tx │ │ ├── .gitignore │ │ ├── Makefile │ │ ├── rst_gen.v │ │ ├── top.lpf │ │ ├── top.v │ │ ├── uart_tx.v │ │ └── uart_tx_out.config └── tools │ ├── README.md │ ├── cmsisdap.cfg │ ├── dapprog │ ├── env.sh │ ├── ujprog.bit2svf │ ├── ujprog.bit2svf.arm │ ├── ujprog.bit2svf.x64 │ └── ujprog.patch ├── identify_example ├── identify │ ├── Makefile │ ├── idc │ │ └── identify.idc │ ├── idc_test.prj │ ├── idc_test_pro.qpf │ ├── idc_test_pro.qsf │ ├── idc_test_pro.qws │ └── src │ │ ├── idc_output.vqm │ │ ├── idc_test.v │ │ ├── idc_test_pro.csv │ │ ├── idc_test_pro.sdc │ │ └── idc_test_pro.sof ├── singal_tap │ ├── Makefile │ ├── idc_test_pro.qpf │ ├── idc_test_pro.qsf │ ├── idc_test_pro.qws │ ├── src │ │ ├── idc_test.v │ │ ├── idc_test_pro.csv │ │ └── idc_test_pro.sdc │ └── stp │ │ └── stp_test.stp └── xilinx │ ├── Makefile │ ├── idc_test.prj │ ├── idc_test │ ├── .dbsrsmap │ ├── containment_cfg_verif.txt │ ├── containment_xmr_verif.txt │ ├── dm │ │ └── layer0.xdm │ ├── fvpr_characteristics.txt │ ├── idc_test.edf │ ├── idc_test.fse │ ├── idc_test.htm │ ├── idc_test.map │ ├── idc_test.sap │ ├── idc_test.srd │ ├── idc_test.srm │ ├── idc_test.srr │ ├── idc_test.srr.db │ ├── idc_test.srs │ ├── idc_test.vm │ ├── idc_test_cck.rpt │ ├── idc_test_cck.rpt.db │ ├── idc_test_dsp.fdc │ ├── idc_test_edif.xdc │ ├── idc_test_scck.rpt │ ├── idc_test_scck.rpt.db │ ├── idc_test_synplify.fdc │ ├── identify.db │ ├── identify.idc │ ├── identify.log.db │ ├── identify.srr │ ├── identifylaunch.tcl │ ├── instr.db │ ├── instr_sources │ │ ├── connects.cm │ │ ├── idc_srs.map │ │ ├── syn_dics.cdc │ │ ├── syn_dics.fdc │ │ ├── syn_dics.fdep │ │ ├── syn_dics.log.db │ │ ├── syn_dics.rrc │ │ ├── syn_dics.sdc │ │ ├── syn_dics.tlg │ │ ├── syn_dics.tlg.db │ │ └── syn_dics.v │ ├── last_run.adc │ ├── led_stream_0_afp.szr │ ├── led_stream_4_afp.szr │ ├── led_stream_hyper_debug.v │ ├── led_stream_user_constraints.tcl │ ├── orig_sources │ │ └── crc-0x297c6f58-flowled.v │ ├── place.fig │ ├── rpt_led_stream.areasrr │ ├── rpt_led_stream_areasrr.htm │ ├── rtcong.fig │ ├── rtcong.szr │ ├── run_options.txt │ ├── run_vivado.tcl │ ├── scratchproject.prs │ ├── shrinked_identify.db │ ├── syn.db │ ├── synlog.tcl │ ├── synlog │ │ ├── distcomp0.tlg.rptmap │ │ ├── hierarea.rpt.rptmap │ │ ├── idc_test_compiler.srr │ │ ├── idc_test_compiler.srr.db │ │ ├── idc_test_compiler.srr.rptmap │ │ ├── idc_test_fpga_mapper.srr │ │ ├── idc_test_fpga_mapper.srr.db │ │ ├── idc_test_fpga_mapper.szr │ │ ├── idc_test_identify_compile.log.db │ │ ├── idc_test_identify_db_generator.srr │ │ ├── idc_test_identify_db_generator.srr.db │ │ ├── idc_test_identify_db_generator.srr.rptmap │ │ ├── idc_test_multi_srs_gen.srr │ │ ├── idc_test_multi_srs_gen.srr.db │ │ ├── idc_test_premap.srr │ │ ├── idc_test_premap.srr.db │ │ ├── idc_test_premap.szr │ │ ├── idc_test_premap.xck │ │ ├── incr_compile.rpt.rptmap │ │ ├── report │ │ │ ├── idc_test_compiler_notes.txt │ │ │ ├── idc_test_compiler_runstatus.xml │ │ │ ├── idc_test_compiler_warnings.txt │ │ │ ├── idc_test_fpga_mapper_area_report.xml │ │ │ ├── idc_test_fpga_mapper_errors.txt │ │ │ ├── idc_test_fpga_mapper_hier_area.csv │ │ │ ├── idc_test_fpga_mapper_hier_area_report.xml │ │ │ ├── idc_test_fpga_mapper_notes.txt │ │ │ ├── idc_test_fpga_mapper_opt_report.xml │ │ │ ├── idc_test_fpga_mapper_resourceusage.rpt │ │ │ ├── idc_test_fpga_mapper_runstatus.xml │ │ │ ├── idc_test_fpga_mapper_timing_report.xml │ │ │ ├── idc_test_fpga_mapper_warnings.txt │ │ │ ├── idc_test_identify_db_generator_notes.txt │ │ │ ├── idc_test_identify_db_generator_runstatus.xml │ │ │ ├── idc_test_premap_combined_clk.rpt │ │ │ ├── idc_test_premap_errors.txt │ │ │ ├── idc_test_premap_notes.txt │ │ │ ├── idc_test_premap_runstatus.xml │ │ │ ├── idc_test_premap_warnings.txt │ │ │ └── metrics.db │ │ └── syntax_constraint_check.rpt.rptmap │ ├── syntmp │ │ ├── closed.png │ │ ├── idc_test.plg │ │ ├── idc_test_srr.htm │ │ ├── idc_test_srr_htm_report.htm │ │ ├── idc_test_toc.htm │ │ ├── open.png │ │ └── run_option.xml │ ├── synwork │ │ ├── .cckTransfer │ │ ├── containment.fdep │ │ ├── containment.srs │ │ ├── distcomp │ │ │ └── distcomp0 │ │ │ │ ├── distcomp0.SideInfo │ │ │ │ ├── distcomp0.SideInfo1 │ │ │ │ ├── distcomp0.cdc │ │ │ │ ├── distcomp0.log.db │ │ │ │ ├── distcomp0.rt.csv │ │ │ │ ├── distcomp0.srs │ │ │ │ ├── distcomp0.tlg │ │ │ │ ├── distcomp0.tlg.db │ │ │ │ ├── distcomp0.xmr │ │ │ │ └── modulechange.db │ │ ├── idc_test_comp.fdep │ │ ├── idc_test_comp.srs │ │ ├── idc_test_m.srm │ │ ├── idc_test_m_srm │ │ │ ├── 1.srm │ │ │ └── fileinfo.srm │ │ ├── idc_test_mult.gcr │ │ ├── idc_test_mult.sap │ │ ├── idc_test_mult.srs │ │ ├── idc_test_mult_srs │ │ │ ├── fileinfo.srs │ │ │ └── skeleton.srs │ │ ├── idc_test_prem.fse │ │ ├── idc_test_prem.sap │ │ ├── idc_test_prem.srd │ │ ├── idc_test_prem.srm │ │ ├── idc_test_prem_srm │ │ │ ├── 1.srm │ │ │ ├── fileinfo.srm │ │ │ └── skeleton.srm │ │ ├── incr_compile.rpt │ │ ├── layer0.fdep │ │ ├── layer0.fdepxmr │ │ ├── layer0.srs │ │ ├── libfileorder.txt │ │ └── modulechange.db │ └── vcs_config.xml │ ├── idc_vivado │ ├── idc_vivado.cache │ │ └── wt │ │ │ ├── gui_handlers.wdf │ │ │ ├── java_command_handlers.wdf │ │ │ ├── project.wpc │ │ │ ├── synthesis.wdf │ │ │ ├── synthesis_details.wdf │ │ │ └── webtalk_pa.xml │ ├── idc_vivado.hw │ │ ├── hw_1 │ │ │ └── hw.xml │ │ └── idc_vivado.lpr │ ├── idc_vivado.ip_user_files │ │ └── README.txt │ ├── idc_vivado.runs │ │ ├── .jobs │ │ │ ├── vrs_config_1.xml │ │ │ ├── vrs_config_2.xml │ │ │ └── vrs_config_3.xml │ │ ├── impl_1 │ │ │ ├── .Vivado_Implementation.queue.rst │ │ │ ├── .init_design.begin.rst │ │ │ ├── .init_design.end.rst │ │ │ ├── .opt_design.begin.rst │ │ │ ├── .opt_design.end.rst │ │ │ ├── .phys_opt_design.begin.rst │ │ │ ├── .phys_opt_design.end.rst │ │ │ ├── .place_design.begin.rst │ │ │ ├── .place_design.end.rst │ │ │ ├── .route_design.begin.rst │ │ │ ├── .route_design.end.rst │ │ │ ├── .vivado.begin.rst │ │ │ ├── .vivado.end.rst │ │ │ ├── .write_bitstream.begin.rst │ │ │ ├── .write_bitstream.end.rst │ │ │ ├── ISEWrap.js │ │ │ ├── ISEWrap.sh │ │ │ ├── gen_run.xml │ │ │ ├── htr.txt │ │ │ ├── init_design.pb │ │ │ ├── led_stream.bit │ │ │ ├── led_stream.tcl │ │ │ ├── led_stream.vdi │ │ │ ├── led_stream_34367.backup.vdi │ │ │ ├── led_stream_bus_skew_routed.pb │ │ │ ├── led_stream_bus_skew_routed.rpt │ │ │ ├── led_stream_bus_skew_routed.rpx │ │ │ ├── led_stream_clock_utilization_routed.rpt │ │ │ ├── led_stream_control_sets_placed.rpt │ │ │ ├── led_stream_drc_opted.pb │ │ │ ├── led_stream_drc_opted.rpt │ │ │ ├── led_stream_drc_opted.rpx │ │ │ ├── led_stream_drc_routed.pb │ │ │ ├── led_stream_drc_routed.rpt │ │ │ ├── led_stream_drc_routed.rpx │ │ │ ├── led_stream_io_placed.rpt │ │ │ ├── led_stream_methodology_drc_routed.pb │ │ │ ├── led_stream_methodology_drc_routed.rpt │ │ │ ├── led_stream_methodology_drc_routed.rpx │ │ │ ├── led_stream_opt.dcp │ │ │ ├── led_stream_physopt.dcp │ │ │ ├── led_stream_placed.dcp │ │ │ ├── led_stream_power_routed.rpt │ │ │ ├── led_stream_power_routed.rpx │ │ │ ├── led_stream_power_summary_routed.pb │ │ │ ├── led_stream_route_status.pb │ │ │ ├── led_stream_route_status.rpt │ │ │ ├── led_stream_routed.dcp │ │ │ ├── led_stream_timing_summary_routed.pb │ │ │ ├── led_stream_timing_summary_routed.rpt │ │ │ ├── led_stream_timing_summary_routed.rpx │ │ │ ├── led_stream_utilization_placed.pb │ │ │ ├── led_stream_utilization_placed.rpt │ │ │ ├── opt_design.pb │ │ │ ├── phys_opt_design.pb │ │ │ ├── place_design.pb │ │ │ ├── project.wdf │ │ │ ├── route_design.pb │ │ │ ├── rundef.js │ │ │ ├── runme.bat │ │ │ ├── runme.sh │ │ │ ├── usage_statistics_webtalk.xml │ │ │ ├── vivado.jou │ │ │ ├── vivado.pb │ │ │ ├── vivado_34367.backup.jou │ │ │ └── write_bitstream.pb │ │ └── synth_1 │ │ │ ├── .Vivado_Synthesis.queue.rst │ │ │ ├── .vivado.begin.rst │ │ │ ├── .vivado.end.rst │ │ │ ├── ISEWrap.js │ │ │ ├── ISEWrap.sh │ │ │ ├── gen_run.xml │ │ │ ├── htr.txt │ │ │ ├── led_stream.dcp │ │ │ ├── led_stream.tcl │ │ │ ├── led_stream.vds │ │ │ ├── led_stream_utilization_synth.pb │ │ │ ├── led_stream_utilization_synth.rpt │ │ │ ├── project.wdf │ │ │ ├── rundef.js │ │ │ ├── runme.bat │ │ │ ├── runme.sh │ │ │ ├── vivado.jou │ │ │ └── vivado.pb │ └── idc_vivado.xpr │ ├── save_dir │ ├── idc_test.edf │ ├── idc_test.vm │ ├── idc_test_edif.xdc │ └── identify.idc │ └── src │ ├── flowled.v │ └── flowled.xdc ├── interface ├── Makefile ├── test_dut.v ├── test_intf.sv ├── testbench.sv └── work_src.list ├── ipxact_ralf ├── Makefile ├── cmsdk_ahb_gpio_configurable.ralf ├── ipxact │ └── cmsdk_ahb_gpio_configurable.xml └── ral_cmsdk_ahb_gpio_Register_AddressBlock.sv ├── lab02_vector_extend ├── Makefile ├── extend.v ├── readme └── vector.v ├── memory ├── asyncram │ ├── Makefile │ ├── async_singal_port_ram.v │ ├── asynmemory.png │ └── testbench.v ├── loadfromfile │ ├── Makefile │ ├── async_singal_port_ram.v │ ├── loadmem.png │ ├── mem.data │ └── testbench.v ├── memory-compiler │ └── autoram.v ├── memory-pc-read │ └── pc_read_mem.v ├── memory.v ├── ram-rom-flash-fifo │ ├── fifo.v │ ├── flash.v │ ├── ram.v │ └── rom.v ├── sync_signle_port_ram_input_reg.v ├── sync_signle_port_ram_output_ram.v ├── sync_simple_dual_port_ram_dual_clock_input_reg.v ├── sync_simple_dual_port_ram_dual_clock_output_reg.v ├── sync_simple_dual_port_ram_signle_clock_output_reg.v ├── sync_simple_dual_port_ram_single_clock_input_reg.v ├── sync_single_port_ram_dual_clock_input_output_reg.v ├── sync_single_port_ram_single_clock_input_output_reg.v ├── sync_true_dual_port_ram_dual_clock_output_reg.v └── sync_true_port_ram_single_clock_output_reg.v ├── mmu ├── Makefile ├── fpga │ └── flowled_xdc.xdc ├── module │ └── mmu.v ├── script │ ├── dum_fsdb_vcs.tcl │ ├── module.list │ └── tb.list ├── tb │ └── testbench.v └── verification │ └── .gitkeep ├── modelsim ├── runvim.bat └── start.do ├── multiplier ├── multiplic100 │ ├── Makefile │ ├── multiplic.png │ ├── multiplic100.v │ └── testbench.v ├── multiplic4 │ ├── Makefile │ ├── multiplic4.png │ ├── multiplic4.v │ └── testbench.v ├── sequ_multi │ ├── Makefile │ ├── sequ_multi.prj │ ├── sequ_multi.rc │ ├── sequ_multi.v │ ├── testbench.v │ └── work_src.list └── sequ_multi_fsm │ ├── Makefile │ ├── sequ_multi.prj │ ├── sequ_multi.rc │ ├── sequ_multi.v │ ├── testbench.v │ └── work_src.list ├── mux ├── multiplexer2_1.v ├── muxdesign ├── test.vcd └── testbench.v ├── numcomp ├── Makefile ├── comp4bit.v ├── comp4bit_wave.png └── testbench.v ├── pass_fail ├── Makefile ├── pass_fail_a.v └── pass_fail_b.v ├── pdk_cell_inst ├── Makefile ├── src.lst ├── testbench.v └── top_io_pad.v ├── pli-vpi ├── Makefile ├── hello.c ├── hello.tab └── hello_pli.v ├── project-verilog ├── 01_sync_fifo_ver1.v ├── 01_sync_fifo_ver1_tb.v ├── 02_sync_fifo_ver2.v ├── 02_sync_fifo_ver2_tb.v ├── 03_async_fifo_ver1.v ├── 03_async_fifo_ver1_tb.v ├── 04_mod3.v ├── 04_mod3_tb.v ├── 05_shake_hand_send.v ├── 05_shake_hand_send_tb.v ├── 06_shake_hand_recv.v ├── 06_shake_hand_recv_tb.v ├── 07_hand_shake.v ├── 07_hand_shake_tb.v ├── 08_LSFR.v ├── 08_LSFR_tb.v ├── 09_i2c_drive.v ├── 09_i2c_drive_tb.v ├── 10_adder8_pipeline.v ├── 10_adder8_pipeline_tb.v ├── 11_adder8_4pipeline.v ├── 11_adder8_4pipeline_tb.v ├── 12_test_by_systemverilog.v ├── 12_testbench_of_systemverilog.sv ├── 13_test_by_systemberiolg_with_covergroup.v ├── 13_testbench_with_coverpoint.sv ├── 14_ALU.v ├── 14_ALU_tb.sv ├── 15_stack_mem.v ├── 15_stack_mem_tb.sv ├── 16_bin_to_gray.v ├── 16_bin_to_gray_tb.v ├── 17_finder.v ├── 17_finder_tb.v ├── 18_drink_machines.v ├── 19_DMUX.v ├── 19_DMUX_tb.v ├── 20_extend.v ├── 20_extend_tb.v ├── 21_drink_machine.v ├── 21_drink_machine_tb.v ├── 22_div_odd.v ├── 22_div_odd_tb.v ├── 23_seqdet.v ├── 23_seqdet_tb.v ├── 24_sync_fifo_review.v ├── 24_sync_fifo_review_tb.v ├── 25_FIFO_review.v ├── 25_FIFO_review_tb.v ├── 26_a_s_reset.v ├── 26_a_s_reset_tb.v ├── 27_number_list.v ├── 27_number_list_tb.v ├── 28_Auto_drink_machine.v ├── 28_Auto_drink_machine_tb.v ├── 29_key_scan.v ├── 30_AXI_handshake.v ├── 30_AXI_handshake_tb.sv ├── 31_axi_hs.v ├── 31_axi_hs_tb.sv ├── 32_seq.v ├── 32_seq_tb.v ├── 33_test_mod3.v ├── 33_test_mod3_tb.v ├── 34_level_to_pluse.v ├── 34_level_to_pluse_tb.v ├── 35_fast_to_slow_clock_domain.v ├── 35_fast_to_slow_clock_domain_tb.v ├── 36_div3.v ├── 36_div3_tb.v ├── 37_div3_v2.v ├── 37_div3_v2_tb.v ├── 38_div5.v ├── 38_div5_tb.v ├── 39_div_even.v ├── 39_div_even_tb.v ├── 40_fifo.v ├── 40_fifo_tb.v ├── 41_serial_para.v ├── 41_serial_para_tb.sv ├── 42_clock_change.v ├── 42_clock_change_tb.v ├── 43_async_clock_change.v ├── 43_async_clock_change_tb.v ├── 44_edge_det.v ├── 44_edge_det_tb.v ├── 45_Cycle_cnt_tb.v ├── 45_cycle_cnt.v ├── 46_gray_bin.v ├── 46_gray_bin_tb.v ├── 47_pwm.v ├── 47_pwm_tb.v └── README.md ├── pt_example ├── Makefile ├── doc │ ├── path.jpg │ ├── pt_start.jpg │ └── sch.jpg ├── readme.md ├── rpt │ └── sequ_div.rpt ├── script │ └── pt_script.tcl ├── sdc │ └── sequ_div.sdc └── src │ └── sequ_div.v ├── pwm ├── Makefile ├── pwm.png ├── pwmN.v └── testbench.v ├── ral_model └── .keep ├── randomaization ├── example_1 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_10 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_11 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_12 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_13 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_14 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_15 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_16 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_17 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_18 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_19 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_2 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_20 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_21 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_22 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_23 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_24 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_25 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_26 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_27 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_28 │ ├── Makefile │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_3 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_4 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_5 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_6 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_7 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── example_8 │ ├── Makefile │ ├── packet.sv │ ├── packet1.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list └── example_9 │ ├── Makefile │ ├── packet.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_src.list ├── register ├── register1b │ ├── Makefile │ ├── register1a.v │ ├── register1b.png │ ├── register1b.v │ └── testbench.v ├── registerN │ ├── Makefile │ ├── register4bit.v │ ├── registerN.png │ ├── registerNbit.v │ └── testbench.v └── shiftregister │ ├── Makefile │ ├── leftshiftreg.v │ ├── rightreg.png │ ├── rightshiftreg.v │ ├── ringreg.v │ └── testbench.v ├── riscv-rv32i-cpu ├── rv32i │ ├── Makefile │ └── riscv_rv32i.cpu.v ├── rv_csr │ ├── hazard3_csr.v │ ├── hazard3_csr_addr.vh │ └── hazard5_csr.v ├── rv_dbg │ ├── cdc │ │ ├── hazard3_apb_async_bridge.v │ │ ├── hazard3_reset_sync.v │ │ └── hazard3_sync_1bit.v │ ├── dm │ │ ├── hazard3_dm.f │ │ ├── hazard3_dm.v │ │ └── hazard3_sbus_to_ahb.v │ └── dtm │ │ ├── hazard3_ecp5_jtag_dtm.f │ │ ├── hazard3_ecp5_jtag_dtm.v │ │ ├── hazard3_jtag_dtm.f │ │ ├── hazard3_jtag_dtm.v │ │ └── hazard3_jtag_dtm_core.v └── rv_mul_div │ ├── hazard5_alu.v │ ├── hazard5_mul_fast.v │ ├── hazard5_muldiv_seq.v │ ├── hazard5_priority_encode.v │ ├── hazard5_shift_1bit_seq.v │ ├── hazard5_shift_barrel.v │ ├── hazard5_shift_log_seq.v │ └── muldiv_model.py ├── simple_riscv_cpu ├── alu.v ├── register_file.v └── simple_cpu.v ├── soc ├── AMBA │ └── AHB │ │ ├── Makefile │ │ ├── decoder.v │ │ └── decoder_tb.v ├── pc_if │ ├── Makefile │ ├── module │ │ ├── if_id.v │ │ ├── mem_ram.v │ │ └── update_pc.v │ ├── script │ │ ├── dum_fsdb_vcs.tcl │ │ ├── module.list │ │ └── tb.list │ └── tb │ │ ├── code_sim.hex │ │ └── testbench.v └── uart16550_latest.tar ├── statemachine ├── Makefile ├── mealystate.v ├── seqdetea.v ├── state.png └── testbench.v ├── subtracter ├── Makefile ├── substructer.png ├── subtracterN.v └── testbench.v ├── sverilog_oops └── oops_basic │ ├── Makefile │ ├── oops_dut.v │ ├── test_intf.sv │ ├── testbench.sv │ └── work_src.list ├── swicth_level_model ├── cmos │ ├── Makefile │ ├── signal.rc │ ├── src.lst │ └── testbench.v ├── nmos_pmos │ ├── Makefile │ ├── signal.rc │ ├── src.lst │ └── testbench.v ├── power_ground │ ├── Makefile │ ├── signal.rc │ ├── src.lst │ └── testbench.v └── tran │ ├── Makefile │ ├── signal.rc │ ├── src.lst │ └── testbench.v ├── synplify_example ├── Makefile ├── rtl │ ├── relation.sdc │ └── relation.v └── syn_example.prj ├── system-func-task ├── Makefile ├── README.md ├── display.v └── math.v ├── systemc-example └── first-test │ ├── Makefile │ └── hello.cpp ├── systemverilog ├── array │ ├── dyna_resize │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv │ ├── dyna_size │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv │ ├── dyna_size_del │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv │ └── fixed_size │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv ├── ces_svtb_2019_06 │ ├── README │ ├── labs │ │ ├── lab1 │ │ │ ├── Makefile │ │ │ ├── router_io.sv │ │ │ ├── router_test_top.sv │ │ │ └── test.sv │ │ ├── lab2 │ │ │ └── Makefile │ │ ├── lab3 │ │ │ └── Makefile │ │ ├── lab4 │ │ │ └── Makefile │ │ ├── lab5 │ │ │ └── Makefile │ │ ├── lab6a │ │ │ └── Makefile │ │ └── lab6b │ │ │ └── Makefile │ ├── rtl │ │ ├── bad │ │ │ └── router.v │ │ └── router.v │ ├── solutions │ │ ├── lab1 │ │ │ ├── Makefile │ │ │ ├── router_io.sv │ │ │ ├── router_io.sv.orig │ │ │ ├── router_test_top.sv │ │ │ ├── router_test_top.sv.orig │ │ │ ├── test.sv │ │ │ └── test.sv.orig │ │ ├── lab2 │ │ │ ├── Makefile │ │ │ ├── router_io.sv │ │ │ ├── router_test_top.sv │ │ │ ├── test.sv │ │ │ └── test.sv.orig │ │ ├── lab3 │ │ │ ├── Makefile │ │ │ ├── router_io.sv │ │ │ ├── router_test_top.sv │ │ │ ├── test.sv │ │ │ ├── test.sv.orig │ │ │ ├── top_io.cmd │ │ │ └── top_io.tcl │ │ ├── lab4 │ │ │ ├── .display │ │ │ ├── Makefile │ │ │ ├── Packet.sv │ │ │ ├── Packet.sv.orig │ │ │ ├── router_io.sv │ │ │ ├── router_test_top.sv │ │ │ ├── test.sv │ │ │ ├── test.sv.orig │ │ │ ├── top_io.cmd │ │ │ └── top_io.tcl │ │ ├── lab5 │ │ │ ├── Driver.sv │ │ │ ├── Driver.sv.orig │ │ │ ├── DriverBase.sv │ │ │ ├── Generator.sv │ │ │ ├── Makefile │ │ │ ├── Packet.sv │ │ │ ├── Receiver.sv │ │ │ ├── Receiver.sv.orig │ │ │ ├── ReceiverBase.sv │ │ │ ├── Scoreboard.sv │ │ │ ├── router_io.sv │ │ │ ├── router_test.h │ │ │ ├── router_test_top.sv │ │ │ ├── test.sv │ │ │ ├── test.sv.orig │ │ │ ├── top_io.cmd │ │ │ └── top_io.tcl │ │ ├── lab6a │ │ │ ├── Driver.sv │ │ │ ├── Driver.sv.orig │ │ │ ├── DriverBase.sv │ │ │ ├── Generator.sv │ │ │ ├── Makefile │ │ │ ├── Packet.sv │ │ │ ├── Receiver.sv │ │ │ ├── Receiver.sv.orig │ │ │ ├── ReceiverBase.sv │ │ │ ├── Scoreboard.sv │ │ │ ├── Scoreboard.sv.orig │ │ │ ├── router_io.sv │ │ │ ├── router_test.h │ │ │ ├── router_test_top.sv │ │ │ ├── test.sv │ │ │ ├── test.sv.orig │ │ │ ├── top_io.cmd │ │ │ └── top_io.tcl │ │ └── lab6b │ │ │ ├── Driver.sv │ │ │ ├── DriverBase.sv │ │ │ ├── Environment.sv │ │ │ ├── Generator.sv │ │ │ ├── Makefile │ │ │ ├── Packet.sv │ │ │ ├── Receiver.sv │ │ │ ├── ReceiverBase.sv │ │ │ ├── Scoreboard.sv │ │ │ ├── router_io.sv │ │ │ ├── router_test.h │ │ │ ├── router_test_pkg.sv │ │ │ ├── router_test_pkg.sv.orig │ │ │ ├── router_test_top.sv │ │ │ ├── test.sv │ │ │ ├── test.sv.orig │ │ │ ├── top_io.cmd │ │ │ └── top_io.tcl │ ├── testMaster │ │ ├── Driver.sv │ │ ├── DriverBase.sv │ │ ├── Generator.sv │ │ ├── Makefile │ │ ├── Packet.sv │ │ ├── Receiver.sv │ │ ├── ReceiverBase.sv │ │ ├── Scoreboard.sv │ │ ├── router.if.sv │ │ ├── router.tb.sv │ │ ├── router.test_top.sv │ │ ├── router.v │ │ └── test.sv │ └── testscript ├── class │ ├── param │ │ ├── Makefile │ │ ├── packet.sv │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv │ ├── polymorphsim │ │ ├── Makefile │ │ ├── base_packet.sv │ │ ├── ext_packet_1.sv │ │ ├── ext_packet_2.sv │ │ ├── ext_packet_3.sv │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv │ ├── scope │ │ ├── Makefile │ │ ├── packet.sv │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv │ ├── static_access │ │ ├── Makefile │ │ ├── packet.sv │ │ ├── readme.md │ │ ├── src.lst │ │ └── testbench.sv │ ├── static_method │ │ ├── Makefile │ │ ├── packet.sv │ │ ├── readme.md │ │ ├── src.lst │ │ └── testbench.sv │ ├── static_rule │ │ ├── Makefile │ │ ├── packet.sv │ │ ├── readme.md │ │ ├── src.lst │ │ └── testbench.sv │ ├── static_var │ │ ├── Makefile │ │ ├── readme.md │ │ ├── src.lst │ │ ├── static_var.sv │ │ └── testbench.sv │ ├── super │ │ ├── Makefile │ │ ├── base_class.sv │ │ ├── ext_class.sv │ │ ├── src.lst │ │ └── testbench.sv │ └── this │ │ ├── Makefile │ │ ├── base_class.sv │ │ ├── src.lst │ │ └── testbench.sv ├── data_type │ ├── enum │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv │ ├── enum_cast │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv │ ├── enum_ooo │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv │ └── string │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv ├── example-vcs │ ├── Makefile │ ├── array_rand.v │ ├── assert.sv │ ├── class.sv │ ├── const.sv │ ├── constraint.v │ ├── constraint_queues.sv │ ├── coverpoint.sv │ ├── daynamic_array.v │ ├── define.sv │ ├── event_trigger.sv │ ├── extern_constraint.v │ ├── external_var.sv │ ├── fixedsize_array.sv │ ├── foreach.sv │ ├── fork_join.sv │ ├── fork_join_any.sv │ ├── fork_join_any_disable.sv │ ├── fork_join_none.sv │ ├── fork_join_wait.sv │ ├── fork_test.sv │ ├── global_var.sv │ ├── implication_con.v │ ├── inline_con.sv │ ├── inside.v │ ├── inside_if.v │ ├── mailbox.sv │ ├── meger_event.sv │ ├── program.sv │ ├── queues.sv │ ├── rand.v │ ├── randc.v │ ├── randcase.sv │ ├── semaphore.sv │ ├── slove.sv │ ├── static_con.sv │ ├── time.sv │ └── wait_order.sv ├── interface │ └── modport │ │ ├── Makefile │ │ ├── design.v │ │ ├── environment.sv │ │ ├── intf.sv │ │ ├── signal.rc │ │ ├── src.lst │ │ ├── test.sv │ │ └── testbench.sv ├── ipc │ ├── events │ │ ├── Makefile │ │ ├── events.sv │ │ └── work_list.f │ ├── events_order │ │ ├── Makefile │ │ ├── events_order.sv │ │ └── work_list.f │ ├── mailbox │ │ ├── Makefile │ │ ├── driver.sv │ │ ├── generator.sv │ │ ├── mailbox_ex.sv │ │ ├── packet.sv │ │ └── work_list.f │ └── semaphore │ │ ├── Makefile │ │ ├── semaphore_ex.sv │ │ └── work_list.f ├── queue │ ├── b_queue │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv │ └── unb_queue │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── src.lst │ │ └── testbench.sv ├── sv-design_book_examples │ ├── README.txt │ ├── chapter_02 │ │ ├── 02.02.00_snippet-1.sv │ │ ├── 02.02.00_snippet-2.sv │ │ ├── 02.02.00_snippet-3.sv │ │ ├── 02.03.00_example_2-1.sv │ │ ├── 02.03.03_snippet-1.sv │ │ ├── 02.04.04_example_2-2.sv │ │ ├── 02.06.00_example_2-3.sv │ │ ├── 02.06.00_example_2-4.sv │ │ ├── 02.08.00_snippet-1.sv │ │ ├── 02.08.00_snippet-2.sv │ │ ├── 02.08.00_snippet-3.sv │ │ ├── 02.09.01_snippet-1.sv │ │ ├── 02.09.02_example_2-5.sv │ │ ├── 02.11.00_snippet-1.sv │ │ ├── 02.11.00_snippet-2.sv │ │ └── Makefile │ ├── chapter_03 │ │ ├── 03.01.00_snippet-1.sv │ │ ├── 03.01.01_snippet-1.sv │ │ ├── 03.01.02_example_3-1.sv │ │ ├── 03.02.00_example_3-2.v │ │ ├── 03.02.00_example_3-3.sv │ │ ├── 03.02.01_snippet-1.sv │ │ ├── 03.02.02_snippet-1.sv │ │ ├── 03.02.03_snippet-1.sv │ │ ├── 03.02.03_snippet-2.sv │ │ ├── 03.02.03_snippet-3.sv │ │ ├── 03.02.03_snippet-4.sv │ │ ├── 03.02.04_snippet-1.sv │ │ ├── 03.02.04_snippet-2.sv │ │ ├── 03.02.04_snippet-3.sv │ │ ├── 03.02.04_snippet-4.sv │ │ ├── 03.02.04_snippet-5.sv │ │ ├── 03.02.04_snippet-6.sv │ │ ├── 03.02.06_snippet-1.sv │ │ ├── 03.02.06_snippet-2.sv │ │ ├── 03.02.06_snippet-3.sv │ │ ├── 03.02.06_snippet-4.sv │ │ ├── 03.02.06_snippet-5.sv │ │ ├── 03.02.07_snippet-1.sv │ │ ├── 03.02.08_example_3-4.sv │ │ └── 03.02.09_example_3-5.sv │ ├── chapter_04 │ │ ├── 04.01.00_snippet-1.sv │ │ ├── 04.01.01_snippet-1.sv │ │ ├── 04.01.01_snippet-2.sv │ │ ├── 04.01.02_snippet-1.sv │ │ ├── 04.01.02_snippet-2.sv │ │ ├── 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├── testbench.v └── work_src.list ├── tools └── builder │ ├── Makefile │ └── copymktodir.sh ├── uvm ├── basic-uvm │ ├── Makefile │ ├── sv_class_inst.sv │ ├── uvm_class_inst.sv │ ├── uvm_compile.sv │ └── uvm_test_inst.sv ├── basic │ ├── Makefile │ ├── class_inst.sv │ ├── test_program.sv │ ├── uvm_compile.sv │ └── work_list.f ├── ces_uvm-1.2_2019_06 │ ├── README │ ├── labs │ │ ├── README │ │ ├── lab1 │ │ │ └── Makefile │ │ ├── lab2 │ │ │ ├── Makefile │ │ │ ├── driver.sv │ │ │ ├── input_agent.sv │ │ │ ├── packages │ │ │ │ ├── router_env_pkg.sv │ │ │ │ ├── router_stimulus_pkg.sv │ │ │ │ └── router_test_pkg.sv │ │ │ ├── packet.sv │ │ │ ├── packet_da_3.sv │ │ │ ├── packet_sequence.sv │ │ │ ├── router_env.sv │ │ │ ├── test.sv │ │ │ └── test_collection.sv │ │ ├── lab3 │ │ │ ├── Makefile │ │ │ ├── debug_files │ │ │ │ ├── packet.cmd │ │ │ │ ├── packet.tcl │ │ │ │ └── packet_tr.tcl │ │ │ ├── driver.sv │ │ │ ├── input_agent.sv │ │ │ ├── packages │ │ │ │ ├── router_env_pkg.sv │ │ │ │ ├── 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my_transaction.sv │ ├── run_tc │ ├── src.lst │ └── top_tb.sv ├── examples │ ├── Makefile.vcs │ ├── integrated │ │ ├── README.txt │ │ ├── apb │ │ │ ├── apb.sv │ │ │ ├── apb_agent.sv │ │ │ ├── apb_config.sv │ │ │ ├── apb_if.sv │ │ │ ├── apb_master.sv │ │ │ ├── apb_monitor.sv │ │ │ ├── apb_rw.sv │ │ │ └── apb_sequencer.sv │ │ ├── codec │ │ │ ├── Makefile │ │ │ ├── README.txt │ │ │ ├── apb2txrx.svh │ │ │ ├── block_diagram.pdf │ │ │ ├── dut.sv │ │ │ ├── reg_model.svh │ │ │ ├── sym_sb.svh │ │ │ ├── tb_env.svh │ │ │ ├── tb_top.sv │ │ │ ├── test.sv │ │ │ ├── testlib.svh │ │ │ └── vip │ │ │ │ ├── vip.sv │ │ │ │ ├── vip_agent.svh │ │ │ │ ├── vip_driver.svh │ │ │ │ ├── vip_if.sv │ │ │ │ ├── vip_monitor.svh │ │ │ │ ├── vip_seqlib.svh │ │ │ │ └── vip_tr.svh │ │ └── ubus │ │ │ ├── examples │ │ │ ├── Makefile │ │ │ ├── dut_dummy.v │ │ │ ├── test_lib.sv │ │ │ ├── ubus_example_master_seq_lib.sv │ │ │ ├── ubus_example_scoreboard.sv │ │ │ ├── ubus_example_tb.sv │ │ │ ├── ubus_tb_top.sv │ │ │ └── vsim.do │ │ │ └── sv │ │ │ ├── ubus_bus_monitor.sv │ │ │ ├── ubus_env.sv │ │ │ ├── ubus_if.sv │ │ │ ├── ubus_master_agent.sv │ │ │ ├── ubus_master_driver.sv │ │ │ ├── ubus_master_monitor.sv │ │ │ ├── ubus_master_seq_lib.sv │ │ │ ├── ubus_master_sequencer.sv │ │ │ ├── ubus_pkg.sv │ │ │ ├── ubus_slave_agent.sv │ │ │ ├── ubus_slave_driver.sv │ │ │ ├── ubus_slave_monitor.sv │ │ │ ├── ubus_slave_seq_lib.sv │ │ │ ├── ubus_slave_sequencer.sv │ │ │ ├── ubus_transfer.sv │ │ │ └── ubus_version.svh │ └── simple │ │ ├── README.txt │ │ ├── basic_examples │ │ ├── event_pool │ │ │ ├── Makefile │ │ │ ├── readme.txt │ │ │ └── test.sv │ │ ├── module │ │ │ ├── Makefile │ │ │ ├── readme.txt │ │ │ └── test.sv │ │ └── pkg │ │ │ ├── Makefile │ │ │ ├── readme.txt │ │ │ └── test.sv │ │ ├── callbacks │ │ ├── Makefile │ │ └── top.sv │ │ ├── configuration │ │ ├── automated │ │ │ ├── Makefile │ │ │ ├── classA.svh │ │ │ ├── classB.svh │ │ │ ├── classC.svh │ │ │ ├── my_env_pkg.sv │ │ │ └── top.sv │ │ └── manual │ │ │ ├── Makefile │ │ │ ├── classA.svh │ │ │ ├── classB.svh │ │ │ ├── classC.svh │ │ │ ├── my_env_pkg.sv │ │ │ └── top.sv │ │ ├── factory │ │ ├── Makefile │ │ ├── env_pkg.sv │ │ ├── gen_pkg.sv │ │ ├── packet_pkg.sv │ │ └── test.sv │ │ ├── hello_world │ │ ├── Makefile │ │ ├── consumer.sv │ │ ├── hello_world.sv │ │ ├── packet.sv │ │ ├── producer.sv │ │ └── top.sv │ │ ├── interfaces │ │ ├── Makefile │ │ ├── interface.sv │ │ └── readme.txt │ │ ├── objections │ │ ├── Makefile │ │ └── simple.sv │ │ ├── phases │ │ ├── basic │ │ │ ├── Makefile │ │ │ ├── readme.txt │ │ │ ├── test.sv │ │ │ └── vc_hdrs.h │ │ ├── run_test │ │ │ ├── Makefile │ │ │ └── test.sv │ │ └── timeout │ │ │ ├── Makefile │ │ │ ├── tb_env.svh │ │ │ ├── tb_timer.svh │ │ │ └── test.sv │ │ ├── registers │ │ ├── common │ │ │ ├── any_agent.sv │ │ │ ├── any_config.sv │ │ │ ├── apb │ │ │ │ ├── apb_agent.sv │ │ │ │ ├── apb_master.sv │ │ │ │ └── apb_monitor.sv │ │ │ ├── reg_agent.sv │ │ │ └── wishbone │ │ │ │ ├── agent.sv │ │ │ │ ├── config.sv │ │ │ │ ├── cycle.sv │ │ │ │ ├── driver.sv │ │ │ │ ├── wb_if.sv │ │ │ │ └── wishbone.sv │ │ ├── integration │ │ │ ├── 10direct │ │ │ │ ├── Makefile │ │ │ │ └── tb_env.sv │ │ │ ├── 20layered │ │ │ │ ├── Makefile │ │ │ │ └── tb_env.sv │ │ │ └── common │ │ │ │ ├── dut.sv │ │ │ │ ├── regmodel.sv │ │ │ │ ├── tb_top.sv │ │ │ │ └── test.sv │ │ ├── models │ │ │ ├── aliasing │ │ │ │ ├── Makefile │ │ │ │ ├── regmodel.sv │ │ │ │ ├── tb_env.sv │ │ │ │ └── tb_run.sv │ │ │ ├── broadcast │ │ │ │ ├── Makefile │ │ │ │ ├── dut.sv │ │ │ │ ├── regmodel.sv │ │ │ │ ├── tb_env.sv │ │ │ │ ├── tb_run.sv │ │ │ │ └── tb_top.sv │ │ │ ├── coverage │ │ │ │ ├── Makefile │ │ │ │ ├── regmodel.sv │ │ │ │ ├── tb_env.sv │ │ │ │ └── tb_run.sv │ │ │ ├── fifo_reg │ │ │ │ ├── Makefile │ │ │ │ ├── dut.sv │ │ │ │ ├── reg_model.sv │ │ │ │ ├── tb_env.sv │ │ │ │ └── tb_run.sv │ │ │ ├── not_yet_implemented │ │ │ │ ├── Makefile │ │ │ │ ├── regmodel.sv │ │ │ │ ├── tb_env.sv │ │ │ │ └── tb_run.sv │ │ │ ├── reg_without_field │ │ │ │ ├── Makefile │ │ │ │ ├── regmodel.sv │ │ │ │ ├── tb_env.sv │ │ │ │ └── tb_run.sv │ │ │ ├── ro_wo_same_addr │ │ │ │ ├── Makefile │ │ │ │ ├── regmodel.sv │ │ │ │ ├── tb_env.sv │ │ │ │ └── tb_run.sv │ │ │ ├── shared_reg │ │ │ │ ├── Makefile │ │ │ │ ├── blk_env.sv │ │ │ │ ├── blk_pkg.sv │ │ │ │ ├── blk_run.sv │ │ │ │ ├── blk_seqlib.sv │ │ │ │ ├── blk_testlib.sv │ │ │ │ ├── reg_B.sv │ │ │ │ └── reg_pkg.sv │ │ │ └── user-defined │ │ │ │ ├── Makefile │ │ │ │ ├── dut.sv │ │ │ │ ├── regmodel.sv │ │ │ │ ├── tb_env.sv │ │ │ │ └── tb_run.sv │ │ ├── primer │ │ │ ├── Makefile │ │ │ ├── cmdline_test.sv │ │ │ ├── dut.sv │ │ │ ├── primer.pdf │ │ │ ├── reg_model.sv │ │ │ ├── tb_env.sv │ │ │ ├── tb_top.sv │ │ │ ├── test.sv │ │ │ ├── testlib.sv │ │ │ └── user_test.sv │ │ ├── sequence_api │ │ │ ├── Makefile │ │ │ ├── README.txt │ │ │ ├── blk_dut.sv │ │ │ ├── blk_env.sv │ │ │ ├── blk_pkg.sv │ │ │ ├── blk_reg_pkg.sv │ │ │ ├── blk_run.sv │ │ │ ├── blk_seqlib.sv │ │ │ ├── blk_testlib.sv │ │ │ ├── blk_top.sv │ │ │ └── reg_B.sv │ │ └── vertical_reuse │ │ │ ├── Makefile │ │ │ ├── blk_dut.sv │ │ │ ├── blk_env.sv │ │ │ ├── blk_pkg.sv │ │ │ ├── blk_reg_pkg.sv │ │ │ ├── blk_run.sv │ │ │ ├── blk_seqlib.sv │ │ │ ├── blk_testlib.sv │ │ │ ├── blk_top.sv │ │ │ ├── reg_B.sv │ │ │ ├── reg_S.sv │ │ │ ├── sys_dut.sv │ │ │ ├── sys_env.sv │ │ │ ├── sys_pkg.sv │ │ │ ├── sys_reg_pkg.sv │ │ │ ├── sys_run.sv │ │ │ ├── sys_seqlib.sv │ │ │ ├── sys_testlib.sv │ │ │ └── sys_top.sv │ │ ├── sequence │ │ └── basic_read_write_sequence │ │ │ ├── Makefile │ │ │ └── top.sv │ │ ├── tlm1 │ │ ├── bidir │ │ │ ├── Makefile │ │ │ └── bidir.sv │ │ ├── fifo │ │ │ ├── Makefile │ │ │ ├── readme.txt │ │ │ └── test.sv │ │ ├── hierarchy │ │ │ ├── Makefile │ │ │ └── hierarchy.sv │ │ └── producer_consumer │ │ │ ├── Makefile │ │ │ └── fifo.sv │ │ ├── tlm2 │ │ ├── blocking_simple │ │ │ ├── Makefile │ │ │ ├── apb_rw.sv │ │ │ ├── initiator.sv │ │ │ ├── target.sv │ │ │ ├── tb_env.sv │ │ │ └── tb_run.sv │ │ ├── nonblocking_simple │ │ │ ├── Makefile │ │ │ ├── README.txt │ │ │ ├── device.sv │ │ │ ├── host.sv │ │ │ ├── tb_env.sv │ │ │ ├── tb_run.sv │ │ │ └── usb_xfer.sv │ │ └── temporal_decoupling │ │ │ ├── Makefile │ │ │ ├── apb_rw.sv │ │ │ ├── initiator.sv │ │ │ ├── target.sv │ │ │ ├── tb_env.sv │ │ │ └── tb_run.sv │ │ └── trivial │ │ ├── Makefile │ │ ├── component.sv │ │ └── readme.txt ├── factory │ ├── Makefile │ ├── top.sv │ └── work_list.f ├── puvm │ ├── bin │ │ ├── clean_all.pl │ │ ├── cleanfile │ │ ├── filelist.f │ │ ├── run │ │ ├── run_all.pl │ │ ├── run_tc │ │ └── vsim.do │ ├── readme.txt │ ├── setup.ncsim │ ├── setup.questa │ ├── setup.vcs │ ├── src │ │ ├── ch10 │ │ │ ├── section10.1 │ │ │ │ ├── 10.1.1 │ │ │ │ │ └── test.sv │ │ │ │ └── 10.1.2 │ │ │ │ │ ├── complex │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ │ ├── component │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── clk_if.sv │ │ │ │ │ ├── clk_model.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── simple │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section10.2 │ │ │ │ ├── 10.2.1 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── ip_transaction.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 10.2.2 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── ip_sequencer.sv │ │ │ │ │ ├── ip_transaction.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 10.2.3 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── ip_sequencer.sv │ │ │ │ │ ├── ip_transaction.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 10.2.4 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── ip_sequencer.sv │ │ │ │ │ ├── ip_transaction.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section10.3 │ │ │ │ └── 10.3.1 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ ├── test.sv │ │ │ │ │ └── top_tb.sv │ │ │ ├── section10.4 │ │ │ │ └── 10.4.2 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── bus_agent.sv │ │ │ │ │ ├── bus_driver.sv │ │ │ │ │ ├── bus_if.sv │ │ │ │ │ ├── bus_monitor.sv │ │ │ │ │ ├── bus_sequencer.sv │ │ │ │ │ ├── bus_transaction.sv │ │ │ │ │ ├── dut_parm.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_adapter.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── reg_model.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section10.5 │ │ │ │ └── 10.5.2 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_config.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ └── section10.6 │ │ │ │ ├── 10.6.2 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── if_object.sv │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── my_vsqr.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ └── 10.6.3 │ │ │ │ ├── base_test.sv │ │ │ │ ├── check_config.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ ├── ch11 │ │ │ └── section11.2 │ │ │ │ ├── 11.2.1 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ ├── 11.2.2 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ └── 11.2.3 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ ├── ch2 │ │ │ ├── dut │ │ │ │ └── dut.sv │ │ │ ├── section2.2 │ │ │ │ ├── 2.2.1 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 2.2.2 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 2.2.3 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 2.2.4 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ ├── section2.3 │ │ │ │ ├── 2.3.1 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 2.3.2 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 2.3.3 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 2.3.4 │ │ │ │ │ ├── aaa.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 2.3.5 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 2.3.6 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 2.3.7 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ ├── section2.4 │ │ │ │ ├── 2.4.1 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 2.4.2 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequence.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 2.4.3 │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequence.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run │ │ │ │ │ └── top_tb.sv │ │ │ └── section2.5 │ │ │ │ ├── 2.5.1 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequence.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run │ │ │ │ └── top_tb.sv │ │ │ │ └── 2.5.2 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_case1.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ ├── ch3 │ │ │ ├── section3.3 │ │ │ │ ├── 3.3.3 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 3.3.4 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section3.4 │ │ │ │ ├── 3.4.1 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 3.4.2 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 3.4.3 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 3.4.4 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 3.4.5 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 3.4.6 │ │ │ │ │ ├── id │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ ├── id_severity │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── severity │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 3.4.7 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ └── section3.5 │ │ │ │ ├── 3.5.10 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ ├── 3.5.11 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ ├── 3.5.3 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ ├── 3.5.4 │ │ │ │ ├── abnormal │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── normal │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 3.5.5 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ ├── 3.5.6 │ │ │ │ ├── get │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── set │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 3.5.7 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ ├── 3.5.8 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ └── 3.5.9 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ ├── ch4 │ │ │ ├── section4.2 │ │ │ │ ├── 4.2.1 │ │ │ │ │ ├── A.sv │ │ │ │ │ ├── B.sv │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 4.2.2 │ │ │ │ │ ├── A.sv │ │ │ │ │ ├── B.sv │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 4.2.3 │ │ │ │ │ ├── A.sv │ │ │ │ │ ├── B.sv │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 4.2.4 │ │ │ │ │ ├── A.sv │ │ │ │ │ ├── B.sv │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 4.2.5 │ │ │ │ │ ├── A.sv │ │ │ │ │ ├── B.sv │ │ │ │ │ ├── C.sv │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 4.2.6 │ │ │ │ │ ├── A.sv │ │ │ │ │ ├── B.sv │ │ │ │ │ ├── C.sv │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 4.2.7 │ │ │ │ │ ├── A.sv │ │ │ │ │ ├── B.sv │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 4.2.8 │ │ │ │ │ ├── A.sv │ │ │ │ │ ├── B.sv │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 4.2.9 │ │ │ │ │ ├── A.sv │ │ │ │ │ ├── B.sv │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ └── section4.3 │ │ │ │ ├── 4.3.1 │ │ │ │ ├── analysis_export │ │ │ │ │ ├── A.sv │ │ │ │ │ ├── B.sv │ │ │ │ │ ├── C.sv │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── analysis_port │ │ │ │ │ ├── A.sv │ │ │ │ │ ├── B.sv │ │ │ │ │ ├── C.sv │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 4.3.2 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ ├── 4.3.3 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ └── 4.3.4 │ │ │ │ ├── fifo │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ └── imp │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ ├── ch5 │ │ │ ├── section5.1 │ │ │ │ ├── 5.1.1 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 5.1.10 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 5.1.3 │ │ │ │ │ ├── brother │ │ │ │ │ │ ├── A.sv │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ ├── phase_wait │ │ │ │ │ │ ├── A.sv │ │ │ │ │ │ ├── B.sv │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── phase_wait2 │ │ │ │ │ │ ├── A.sv │ │ │ │ │ │ ├── B.sv │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 5.1.4 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 5.1.6 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 5.1.7 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section5.2 │ │ │ │ ├── 5.2.1 │ │ │ │ │ ├── objection1 │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── objection2 │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── 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base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ └── section5.3 │ │ │ │ ├── 5.3.2 │ │ │ │ ├── A.sv │ │ │ │ ├── B.sv │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ └── 5.3.3 │ │ │ │ ├── A.sv │ │ │ │ ├── B.sv │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ ├── ch6 │ │ │ ├── section6.1 │ │ │ │ └── 6.1.2 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section6.2 │ │ │ │ ├── 6.2.1 │ │ │ │ │ ├── item_pri │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ ├── no_pri │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── sequence_pri │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 6.2.2 │ │ │ │ │ ├── dual_lock │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── one_lock │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 6.2.3 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 6.2.4 │ │ │ │ │ ├── is_relevant │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── wait_for_relevant │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section6.3 │ │ │ │ ├── 6.3.2 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 6.3.4 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 6.3.5 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section6.4 │ │ │ │ ├── 6.4.1 │ │ │ │ │ ├── start │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── uvm_do │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 6.4.2 │ │ │ │ │ ├── name │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── rand │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 6.4.3 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 6.4.4 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 6.4.5 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section6.5 │ │ │ │ ├── 6.5.1 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 6.5.2 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 6.5.3 │ │ │ │ │ ├── multi_vseq │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ ├── start │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ 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│ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 6.6.3 │ │ │ │ │ ├── component │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── sequence │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section6.7 │ │ │ │ ├── 6.7.1 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── 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├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 6.7.4 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ ├── top_tb.sv │ │ │ │ │ └── your_transaction.sv │ │ │ └── section6.8 │ │ │ │ ├── 6.8.1 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ ├── 6.8.2 │ │ │ │ ├── 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│ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ └── 6.8.4 │ │ │ │ ├── cfg │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ └── start │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ ├── ch7 │ │ │ ├── dut │ │ │ │ ├── dut.sv │ │ │ │ └── filelist.f │ │ │ ├── section7.1 │ │ │ │ └── 7.1.1 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── bus_agent.sv │ │ │ │ │ ├── bus_driver.sv │ │ │ │ │ ├── bus_if.sv │ │ │ │ │ ├── bus_monitor.sv │ │ │ │ │ ├── bus_sequencer.sv │ │ │ │ │ ├── bus_transaction.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section7.2 │ │ │ │ ├── base_test.sv │ │ │ │ ├── bus_agent.sv │ │ │ │ ├── bus_driver.sv │ │ │ │ ├── bus_if.sv │ │ │ │ ├── bus_monitor.sv │ │ │ │ ├── bus_sequencer.sv │ │ │ │ ├── bus_transaction.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_adapter.sv │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── 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│ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 7.3.3 │ │ │ │ │ ├── backdoor_if.sv │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── bus_agent.sv │ │ │ │ │ ├── bus_driver.sv │ │ │ │ │ ├── bus_if.sv │ │ │ │ │ ├── bus_monitor.sv │ │ │ │ │ ├── bus_sequencer.sv │ │ │ │ │ ├── bus_transaction.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 7.3.5 │ │ │ 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│ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── readme.txt │ │ │ │ │ ├── reg_model.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 7.4.2 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── bus_agent.sv │ │ │ │ │ ├── bus_driver.sv │ │ │ │ │ ├── bus_if.sv │ │ │ │ │ ├── bus_monitor.sv │ │ │ │ │ ├── bus_sequencer.sv │ │ │ │ │ ├── bus_transaction.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_adapter.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── readme.txt │ │ │ │ │ ├── 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│ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── reg_model.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 7.4.5 │ │ │ │ │ ├── ram1024x16 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── bus_agent.sv │ │ │ │ │ ├── bus_driver.sv │ │ │ │ │ ├── bus_if.sv │ │ │ │ │ ├── bus_monitor.sv │ │ │ │ │ ├── bus_sequencer.sv │ │ │ │ │ ├── bus_transaction.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_adapter.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── readme.txt │ │ │ │ │ ├── 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│ ├── my_adapter.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── readme.txt │ │ │ │ │ ├── reg_model.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section7.6 │ │ │ │ ├── 7.6.1 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── bus_agent.sv │ │ │ │ │ ├── bus_driver.sv │ │ │ │ │ ├── bus_if.sv │ │ │ │ │ ├── bus_monitor.sv │ │ │ │ │ ├── bus_sequencer.sv │ │ │ │ │ ├── bus_transaction.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_adapter.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── readme.txt │ │ │ │ │ ├── reg_model.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 7.6.2 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── bus_agent.sv │ │ │ │ │ ├── bus_driver.sv │ │ │ │ │ ├── bus_if.sv │ │ │ │ │ ├── bus_monitor.sv │ │ │ │ │ ├── bus_sequencer.sv │ │ │ │ │ ├── bus_transaction.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_adapter.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── readme.txt │ │ │ │ │ ├── reg_model.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 7.6.3 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── bus_agent.sv │ │ │ │ │ ├── bus_driver.sv │ │ │ │ │ ├── bus_if.sv │ │ │ │ │ ├── bus_monitor.sv │ │ │ │ │ ├── bus_sequencer.sv │ │ │ │ │ ├── bus_transaction.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_adapter.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── readme.txt │ │ │ │ │ ├── reg_model.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section7.7 │ │ │ │ ├── 7.7.1 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── bus_agent.sv │ │ │ │ │ ├── bus_driver.sv │ │ │ │ │ ├── bus_if.sv │ │ │ │ │ ├── bus_monitor.sv │ │ │ │ │ ├── bus_sequencer.sv │ │ │ │ │ ├── bus_transaction.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_adapter.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── reg_model.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 7.7.2 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── bus_agent.sv │ │ │ │ │ ├── bus_driver.sv │ │ │ │ │ ├── bus_if.sv │ │ │ │ │ ├── bus_monitor.sv │ │ │ │ │ ├── bus_sequencer.sv │ │ │ │ │ ├── bus_transaction.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_adapter.sv │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── my_vsqr.sv │ │ │ │ │ ├── reg_model.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ └── section7.8 │ │ │ │ ├── 7.8.1 │ │ │ │ ├── base_test.sv │ │ │ │ ├── bus_agent.sv │ │ │ │ ├── bus_driver.sv │ │ │ │ ├── bus_if.sv │ │ │ │ ├── bus_monitor.sv │ │ │ │ ├── bus_sequencer.sv │ │ │ │ ├── bus_transaction.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_adapter.sv │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── my_vsqr.sv │ │ │ │ ├── reg_model.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ └── 7.8.2 │ │ │ │ ├── base_test.sv │ │ │ │ ├── bus_agent.sv │ │ │ │ ├── bus_driver.sv │ │ │ │ ├── bus_if.sv │ │ │ │ ├── bus_monitor.sv │ │ │ │ ├── bus_sequencer.sv │ │ │ │ ├── bus_transaction.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_adapter.sv │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── my_vsqr.sv │ │ │ │ ├── readme.txt │ │ │ │ ├── reg_model.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ ├── ch8 │ │ │ ├── section8.1 │ │ │ │ ├── 8.1.1 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 8.1.2 │ │ │ │ │ ├── override │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── rand_mode │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ ├── section8.2 │ │ │ │ ├── 8.2.1 │ │ │ │ │ ├── correct │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── wrong │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 8.2.2 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ │ ├── 8.2.3 │ │ │ │ │ ├── consecutive │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ ├── replace │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ │ └── strange │ │ │ │ │ │ ├── base_test.sv │ │ │ │ │ │ ├── filelist.f │ │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ │ ├── my_env.sv │ │ │ │ │ │ ├── my_if.sv │ │ │ │ │ │ ├── my_model.sv │ │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ │ ├── run_tc │ │ │ │ │ │ └── top_tb.sv │ │ │ │ └── 8.2.4 │ │ │ │ │ ├── base_test.sv │ │ │ │ │ ├── filelist.f │ │ │ │ │ ├── my_agent.sv │ │ │ │ │ ├── my_case0.sv │ │ │ │ │ ├── my_driver.sv │ │ │ │ │ ├── my_env.sv │ │ │ │ │ ├── my_if.sv │ │ │ │ │ ├── my_model.sv │ │ │ │ │ ├── my_monitor.sv │ │ │ │ │ ├── my_scoreboard.sv │ │ │ │ │ ├── my_sequencer.sv │ │ │ │ │ ├── my_transaction.sv │ │ │ │ │ ├── run_tc │ │ │ │ │ └── top_tb.sv │ │ │ └── section8.3 │ │ │ │ ├── 8.3.1 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ ├── 8.3.2 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ │ └── 8.3.3 │ │ │ │ ├── base_test.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ └── ch9 │ │ │ ├── section9.1 │ │ │ ├── 9.1.4 │ │ │ │ ├── base_test.sv │ │ │ │ ├── callbacks.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ ├── 9.1.5 │ │ │ │ ├── base_test.sv │ │ │ │ ├── callbacks.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ └── 9.1.6 │ │ │ │ ├── base_test.sv │ │ │ │ ├── callbacks.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ ├── section9.3 │ │ │ └── 9.3.2 │ │ │ │ ├── base_test.sv │ │ │ │ ├── bus_agent.sv │ │ │ │ ├── bus_driver.sv │ │ │ │ ├── bus_if.sv │ │ │ │ ├── bus_monitor.sv │ │ │ │ ├── bus_sequencer.sv │ │ │ │ ├── bus_transaction.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ ├── my_vsqr.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ └── section9.4 │ │ │ ├── 9.4.1 │ │ │ ├── chip │ │ │ │ ├── base_test.sv │ │ │ │ ├── chip_dut.sv │ │ │ │ ├── chip_env.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_case0.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ └── ip │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ └── my_transaction.sv │ │ │ ├── 9.4.2 │ │ │ ├── bus │ │ │ │ ├── bus_agent.sv │ │ │ │ ├── bus_driver.sv │ │ │ │ ├── bus_if.sv │ │ │ │ ├── bus_monitor.sv │ │ │ │ ├── bus_sequencer.sv │ │ │ │ ├── bus_transaction.sv │ │ │ │ └── my_adapter.sv │ │ │ ├── chip │ │ │ │ ├── arbitor.sv │ │ │ │ ├── base_test.sv │ │ │ │ ├── chip_dut.sv │ │ │ │ ├── chip_env.sv │ │ │ │ ├── chip_reg_model.sv │ │ │ │ ├── filelist.f │ │ │ │ ├── my_case0.sv │ │ │ │ ├── run_tc │ │ │ │ └── top_tb.sv │ │ │ └── ip │ │ │ │ ├── my_agent.sv │ │ │ │ ├── my_case0.sv │ │ │ │ ├── my_driver.sv │ │ │ │ ├── my_env.sv │ │ │ │ ├── my_if.sv │ │ │ │ ├── my_model.sv │ │ │ │ ├── my_monitor.sv │ │ │ │ ├── my_scoreboard.sv │ │ │ │ ├── my_sequencer.sv │ │ │ │ ├── my_transaction.sv │ │ │ │ └── reg_model.sv │ │ │ └── readme.txt │ └── unsetup ├── register_layer │ ├── Makefile │ ├── reg_block.sv │ └── reg_ctl.sv ├── reporting │ ├── Makefile │ ├── top.sv │ └── work_list.f ├── tlm │ ├── .keep │ ├── analysis_fifo │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── analysis_port │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── blocking_test │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── can_get_nonblock_port_imp_port │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── export_imp_port │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── component_b_a.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── fifo_nonblock │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── get_nonblock_port_imp_port │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── get_port_imp_port │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── multi_analysis_port │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── multi_analysis_port_multi │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── component_c.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── nonblocking_test │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── port_imp_port │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_a_a.sv │ │ ├── component_b.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── port_port_export_export_imp │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_a_a.sv │ │ ├── component_b.sv │ │ ├── component_b_a.sv │ │ ├── component_b_a_a.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── port_port_export_imp │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_a_a.sv │ │ ├── component_b.sv │ │ ├── component_b_a.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── readme.md │ ├── signle_analysis_multi_comp │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── component_c.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ └── tlm_fifo │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── environment.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f ├── type_override │ ├── Makefile │ ├── set_type_override_by_type.sv │ └── src.lst ├── uvm-example │ ├── Makefile │ ├── example_pkg.sv │ ├── interface.sv │ ├── mem_dtu │ │ └── memory.v │ ├── tb_class │ │ ├── agent.svh │ │ ├── driver.svh │ │ ├── env.svh │ │ ├── monitor.svh │ │ ├── scoreboard.svh │ │ ├── seq_item.svh │ │ ├── sequence.svh │ │ ├── sequencer.svh │ │ ├── test.svh │ │ └── wr_rd_test.svh │ ├── top.sv │ └── work_list.f ├── uvm_addr_test │ ├── Makefile │ ├── adder.v │ ├── agent.sv │ ├── assertion.sv │ ├── base_seq.sv │ ├── base_test.sv │ ├── coverage.sv │ ├── driver.sv │ ├── env.sv │ ├── interface.sv │ ├── intr_seq.sv │ ├── monitor.sv │ ├── package.sv │ ├── scoreboard.sv │ ├── seq_item.sv │ ├── sequencer.sv │ ├── tb_top.sv │ └── work_list.f ├── uvm_barrier │ ├── example_1 │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ ├── example_2 │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ └── example_3 │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f ├── uvm_class │ ├── sequence │ │ ├── Makefile │ │ ├── sequence.sv │ │ ├── sequence_item.sv │ │ ├── sequencer.sv │ │ ├── testbench.sv │ │ └── work_list.f │ ├── sequence_item │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── sequence_item.sv │ │ ├── testbench.sv │ │ └── work_list.f │ └── vip_config_item │ │ ├── Makefile │ │ ├── base_test.sv │ │ ├── base_test_pkg.sv │ │ ├── cust_seq_item_config.sv │ │ ├── readme.txt │ │ ├── seq_item_config.sv │ │ ├── test_basic_env.sv │ │ ├── top_tb.sv │ │ └── work_list.f ├── uvm_debug │ └── uvm_report │ │ ├── Makefile │ │ ├── report_test.sv │ │ ├── src.lst │ │ └── tb_top.sv ├── uvm_dma_with_ral │ ├── Makefile │ ├── dut │ │ └── dma.v │ ├── interface │ │ └── interface.sv │ ├── package │ │ ├── adapter.sv │ │ ├── agent.sv │ │ ├── base_test.sv │ │ ├── driver.sv │ │ ├── env.sv │ │ ├── monitor.sv │ │ ├── package.sv │ │ ├── scoreboard.sv │ │ ├── seq_item.sv │ │ ├── sequence.sv │ │ └── sequencer.sv │ ├── ralf │ │ ├── dma_uvm.ralf │ │ └── ral_dma_reg.sv │ ├── testbench.sv │ └── work_list.f ├── uvm_dma_without_ral │ ├── .inter.fsdb.tbsim │ ├── Makefile │ ├── dut │ │ └── dma.v │ ├── interface │ │ └── interface.sv │ ├── package │ │ ├── agent.sv │ │ ├── base_test.sv │ │ ├── driver.sv │ │ ├── env.sv │ │ ├── monitor.sv │ │ ├── package.sv │ │ ├── read_sequence.sv │ │ ├── scoreboard.sv │ │ ├── seq_item.sv │ │ ├── sequence.sv │ │ ├── sequencer.sv │ │ └── write_sequence.sv │ ├── testbench.sv │ └── work_list.f ├── uvm_event │ ├── example_1 │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ ├── example_10 │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ ├── example_11 │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ ├── example_12 │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── event_callback.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ ├── example_13 │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── event_callback_0.sv │ │ ├── event_callback_1.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ ├── example_14 │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── event_callback.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ ├── example_15 │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── event_callback.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ ├── example_2 │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ ├── example_3 │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ ├── example_4 │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── vc_hdrs.h │ │ └── work_list.f │ ├── example_5 │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ ├── example_6 │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ ├── example_7 │ │ ├── Makefile │ │ ├── basic_test.sv │ │ ├── component_a.sv │ │ ├── component_b.sv │ │ ├── readme.txt │ │ ├── testbench.sv │ │ ├── transaction.sv │ │ └── work_list.f │ ├── example_8 │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f │ └── example_9 │ │ ├── Makefile │ │ ├── readme.txt │ │ ├── testbench.sv │ │ └── work_list.f ├── uvm_heartbeat │ ├── Makefile │ ├── basic_test.sv │ ├── component_a.sv │ ├── component_b.sv │ ├── environments.sv │ ├── readme.txt │ ├── testbench.sv │ └── work_list.f ├── uvm_phase │ ├── Makefile │ ├── new_world.sv │ ├── top_tb.sv │ └── work_list.f ├── uvm_simple_master │ ├── Makefile │ ├── master_agent │ │ ├── master_agent.sv │ │ ├── master_driver.sv │ │ ├── master_seq_item.sv │ │ └── master_sequencer.sv │ ├── sequences │ │ └── master_seq.sv │ ├── src.lst │ ├── system_env │ │ └── system_env.sv │ ├── tb_top.sv │ ├── tests │ │ ├── base_test.sv │ │ └── vv_test.sv │ └── vv_test_pkg.svh ├── uvm_sqe_macro │ ├── Makefile │ ├── master_agent │ │ ├── master_agent.sv │ │ ├── master_driver.sv │ │ ├── master_seq_item.sv │ │ └── master_sequencer.sv │ ├── sequences │ │ ├── base_vseq.sv │ │ ├── master_seq.sv │ │ ├── slave_seq.sv │ │ └── system_seq.sv │ ├── slave_agent │ │ ├── slave_agent.sv │ │ ├── slave_driver.sv │ │ ├── slave_seq_item.sv │ │ └── slave_sequencer.sv │ ├── src.lst │ ├── system_env │ │ └── system_env.sv │ ├── tb_top.sv │ ├── tests │ │ ├── base_test.sv │ │ └── vv_test.sv │ └── vv_test_pkg.svh ├── vcs-uvmgen │ ├── Makefile │ └── uvm_gen_tmp │ │ ├── README │ │ ├── ms_env │ │ ├── env │ │ │ ├── m_agt.sv │ │ │ ├── ms_env.ralf │ │ │ ├── ms_env_ral_env.sv │ │ │ └── s_agt.sv │ │ ├── hdl │ │ │ └── ms_env_top.sv │ │ ├── include │ │ │ ├── ms_env.sv │ │ │ ├── mstr_slv_intfs.incl │ │ │ └── mstr_slv_src.incl │ │ ├── run │ │ │ └── Makefile │ │ ├── src │ │ │ ├── m_agt_m_drv.sv │ │ │ ├── m_agt_m_intf.sv │ │ │ ├── m_agt_m_item.sv │ │ │ ├── m_agt_m_mon.sv │ │ │ ├── m_agt_m_seqr.sv │ │ │ ├── m_agt_sequence_library.sv │ │ │ ├── mon_2cov.sv │ │ │ ├── ms_env_cfg.sv │ │ │ ├── ms_env_cov.sv │ │ │ ├── ms_sbd.sv │ │ │ ├── ral_multiplexed.sv │ │ │ ├── s_agt_s_drv.sv │ │ │ ├── s_agt_s_intf.sv │ │ │ ├── s_agt_s_item.sv │ │ │ ├── s_agt_s_mon.sv │ │ │ └── s_agt_s_quer.sv │ │ └── tests │ │ │ ├── ms_env_tb_mod.sv │ │ │ └── ms_env_test.sv │ │ └── uvmgen_options_log.txt ├── vir_seq_seqr │ ├── Makefile │ ├── master_agent │ │ ├── master_agent.sv │ │ ├── master_driver.sv │ │ ├── master_seq_item.sv │ │ └── master_sequencer.sv │ ├── sequences │ │ ├── base_vseq.sv │ │ ├── master_seq.sv │ │ ├── slave_seq.sv │ │ └── system_seq.sv │ ├── slave_agent │ │ ├── slave_agent.sv │ │ ├── slave_driver.sv │ │ ├── slave_seq_item.sv │ │ └── slave_sequencer.sv │ ├── src.lst │ ├── system_env │ │ └── system_env.sv │ ├── tb_top.sv │ ├── tests │ │ ├── base_test.sv │ │ └── vv_test.sv │ └── vv_test_pkg.svh └── vir_seq_vir_seqr │ ├── Makefile │ ├── master_agent │ ├── master_agent.sv │ ├── master_driver.sv │ ├── master_seq_item.sv │ └── master_sequencer.sv │ ├── sequences │ ├── base_vseq.sv │ ├── master_seq.sv │ ├── slave_seq.sv │ └── system_seq.sv │ ├── slave_agent │ ├── slave_agent.sv │ ├── slave_driver.sv │ ├── slave_seq_item.sv │ └── slave_sequencer.sv │ ├── src.lst │ ├── system_env │ ├── system_env.sv │ └── virtual_sequencer.sv │ ├── tb_top.sv │ ├── tests │ ├── base_test.sv │ └── vv_test.sv │ └── vv_test_pkg.svh ├── vcs-verdi ├── Readme.md ├── counter │ ├── Makefile │ ├── counter.v │ ├── testbench.v │ └── work_src.list ├── first-base │ ├── Makefile │ ├── fpga │ │ └── flowled_xdc.xdc │ ├── module.list │ ├── module │ │ └── flowled.v │ ├── tb.list │ └── tb │ │ └── flowled_tb.v ├── make-script │ ├── Makefile │ └── Makefile.lite └── second-base │ ├── Makefile │ ├── fpga │ ├── Buildfile.bat │ ├── Makefile │ ├── cfg_program_flash.tcl │ ├── flowled_xdc.xdc │ └── nonproject_mode_build.tcl │ ├── module │ └── flowled.v │ ├── script │ ├── dum_fsdb_vcs.tcl │ ├── module.list │ └── tb.list │ ├── tb │ └── flowled_tb.v │ ├── verdi.png │ └── verification │ └── .gitkeep ├── verify ├── Makefile ├── fpga │ └── flowled_xdc.xdc ├── module │ ├── dff_async_rst.v │ ├── pipeline_stage.v │ └── verify.v ├── script │ ├── dum_fsdb_vcs.tcl │ ├── module.list │ └── tb.list ├── tb │ ├── tb_dff_async_rst.v │ ├── tb_pipeline.v │ ├── tb_register.v │ └── testbench.v └── verification │ └── .gitkeep ├── verilator-example ├── alu-test │ ├── Makefile │ ├── alu.cpp │ ├── alu.h │ ├── alu.v │ ├── config.h │ ├── main.cpp │ └── top.v ├── hello-world │ ├── alu.v │ ├── main.cpp │ └── run_script.sh ├── verilator-wave │ ├── Makefile │ ├── counter.v │ ├── gtkwave.tcl │ ├── main.cpp │ └── top.v └── wave-test │ ├── Makefile │ ├── alu.cpp │ ├── alu.h │ ├── alu.v │ ├── config.h │ ├── main.cpp │ ├── top.v │ └── veriltor.png ├── verilog-mode ├── con_test.v ├── test.v ├── verilog-mode.el ├── verilog-mode.elc └── verilog-modesvim.gif ├── verilog-operators ├── arithmetic_operators.v ├── cli_test.v ├── define_test.v ├── dump_test.v ├── equality_operators.v ├── fork_join.v ├── function_call.v ├── function_only.v ├── function_test.v ├── gate_level │ ├── gate_level.v │ └── gate_level_tb.v ├── gate_model.v ├── math_test.v ├── reg_access.v ├── register_init.v ├── relational_operators.v ├── string_test.v ├── task_call.v ├── task_only.v ├── task_test.v ├── time_test.v ├── two_elem.v └── un_signed.v ├── verilog_code_style.v ├── verilog_debug ├── Makefile ├── always_assign.v └── work_src.list ├── verilog_display ├── Makefile ├── display_task.v ├── src.lst └── strobe_task.v ├── vivado-syn-attr ├── Makefile └── async_reg.v ├── vivado-tcl ├── Readme.md ├── create-conf-program-device │ ├── buildfile.tcl │ ├── download_mcs.tcl │ └── flashpro.png ├── ila-example │ ├── Makefile │ ├── cfg_program_flash.tcl │ ├── project_mode_build.tcl │ └── sources │ │ ├── flowled.v │ │ ├── flowled_tb.v │ │ └── flowled_xdc.xdc ├── nonproject-mode-example │ ├── Buildfile.bat │ ├── Makefile │ ├── cfg_program_flash.tcl │ ├── nonproject_mode_build.tcl │ └── sources │ │ ├── flowled.v │ │ ├── flowled_tb.v │ │ └── flowled_xdc.xdc ├── pll-test │ ├── Makefile │ ├── constrs │ │ ├── ip_clk_wiz.xdc │ │ └── kintex325t-config.xdc │ ├── script │ │ ├── board.tcl │ │ ├── buildfile.tcl │ │ ├── download.tcl │ │ ├── impl.tcl │ │ ├── init.tcl │ │ ├── init_setup.tcl │ │ ├── ip.tcl │ │ ├── prologue.tcl │ │ └── prologue_setup.tcl │ └── src │ │ └── ip_clk_wiz.v ├── project-mode-example │ ├── Buildfile.bat │ ├── Makefile │ ├── cfg_program_flash.tcl │ ├── project_mode_build.tcl │ └── sources │ │ ├── flowled.v │ │ ├── flowled_tb.v │ │ └── flowled_xdc.xdc ├── simlution-project │ ├── non-project-mode │ │ ├── add_wave.tcl │ │ ├── non_project_sim.tcl │ │ ├── non_project_sim_pro.tcl │ │ └── sources │ │ │ ├── flowled.v │ │ │ └── flowled_tb.v │ └── project-mode │ │ ├── log.png │ │ ├── project_sim.tcl │ │ ├── project_sim_1.tcl │ │ ├── simliation.png │ │ └── sources │ │ ├── flowled.v │ │ └── flowled_tb.v └── vivado-tclset │ ├── argcv.tcl │ └── create_project.tcl └── width_assign ├── Makefile └── width_assign.v /.gitignore: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/.gitignore -------------------------------------------------------------------------------- /74hc595/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74hc595/Makefile -------------------------------------------------------------------------------- /74hc595/fpga/spio74hc595_xdc.xdc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74hc595/fpga/spio74hc595_xdc.xdc -------------------------------------------------------------------------------- /74hc595/module/sipo74hc595.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74hc595/module/sipo74hc595.v -------------------------------------------------------------------------------- /74hc595/script/dum_fsdb_vcs.tcl: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74hc595/script/dum_fsdb_vcs.tcl -------------------------------------------------------------------------------- /74hc595/script/module.list: -------------------------------------------------------------------------------- 1 | # testbech file 2 | ./module/sipo74hc595.v 3 | -------------------------------------------------------------------------------- /74hc595/script/tb.list: -------------------------------------------------------------------------------- 1 | # testbech file 2 | ./tb/top_tb.v 3 | -------------------------------------------------------------------------------- /74hc595/tb/top_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74hc595/tb/top_tb.v -------------------------------------------------------------------------------- /74hc595/verification/.gitkeep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /74ls138/74ls138.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls138/74ls138.png -------------------------------------------------------------------------------- /74ls138/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls138/Makefile -------------------------------------------------------------------------------- /74ls138/decode_74ls138.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls138/decode_74ls138.v -------------------------------------------------------------------------------- /74ls138/logiclevel/decode38a.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls138/logiclevel/decode38a.v -------------------------------------------------------------------------------- /74ls138/logiclevel/decode38b.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls138/logiclevel/decode38b.v -------------------------------------------------------------------------------- /74ls138/logiclevel/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls138/logiclevel/testbench.v -------------------------------------------------------------------------------- /74ls138/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls138/testbench.v -------------------------------------------------------------------------------- /74ls148/74ls148a.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls148/74ls148a.png -------------------------------------------------------------------------------- /74ls148/74ls148b.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls148/74ls148b.png -------------------------------------------------------------------------------- /74ls148/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls148/Makefile -------------------------------------------------------------------------------- /74ls148/encode83-logic/83encode.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls148/encode83-logic/83encode.png -------------------------------------------------------------------------------- /74ls148/encode83-logic/encode83a.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls148/encode83-logic/encode83a.v -------------------------------------------------------------------------------- /74ls148/encode83-logic/encode83b.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls148/encode83-logic/encode83b.v -------------------------------------------------------------------------------- /74ls148/encode83-logic/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls148/encode83-logic/testbench.v -------------------------------------------------------------------------------- /74ls148/encode_74ls148.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls148/encode_74ls148.v -------------------------------------------------------------------------------- /74ls148/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls148/testbench.v -------------------------------------------------------------------------------- /74ls151/mux8_1.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls151/mux8_1.v -------------------------------------------------------------------------------- /74ls151/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls151/testbench.v -------------------------------------------------------------------------------- /74ls194/74ls194.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls194/74ls194.png -------------------------------------------------------------------------------- /74ls194/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls194/Makefile -------------------------------------------------------------------------------- /74ls194/reg74ls194.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls194/reg74ls194.v -------------------------------------------------------------------------------- /74ls194/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls194/testbench.v -------------------------------------------------------------------------------- /74ls253/mux4_1.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls253/mux4_1.v -------------------------------------------------------------------------------- /74ls253/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls253/testbench.v -------------------------------------------------------------------------------- /74ls253/top_74ls253.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls253/top_74ls253.v -------------------------------------------------------------------------------- /74ls85/74ls85.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls85/74ls85.png -------------------------------------------------------------------------------- /74ls85/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls85/Makefile -------------------------------------------------------------------------------- /74ls85/compare_74ls85.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls85/compare_74ls85.v -------------------------------------------------------------------------------- /74ls85/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/74ls85/testbench.v -------------------------------------------------------------------------------- /FSM/mealy_fsm.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/FSM/mealy_fsm.v -------------------------------------------------------------------------------- /LICENSE: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/LICENSE -------------------------------------------------------------------------------- /README.md: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/README.md -------------------------------------------------------------------------------- /VerilogExamples/0402_inv.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/VerilogExamples/0402_inv.v -------------------------------------------------------------------------------- /VerilogExamples/0403_gates.v: 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-------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/assertion/assert_base/testbench.sv -------------------------------------------------------------------------------- /assertion/assert_base/work_src.list: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/assertion/assert_base/work_src.list -------------------------------------------------------------------------------- /assertion/assert_checker/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/assertion/assert_checker/Makefile -------------------------------------------------------------------------------- /assertion/assert_checker/count.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/assertion/assert_checker/count.v -------------------------------------------------------------------------------- /assertion/assert_checker/readme.txt: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/assertion/assert_checker/readme.txt -------------------------------------------------------------------------------- /assertion/assert_checker/src.lst: -------------------------------------------------------------------------------- 1 | # source file list 2 | count.v 3 | testbench.sv 4 | -------------------------------------------------------------------------------- /bin-to-gray/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/bin-to-gray/Makefile -------------------------------------------------------------------------------- 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https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/bintobcd8/binbcd8.png -------------------------------------------------------------------------------- /bintobcd8/binbcd8.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/bintobcd8/binbcd8.v -------------------------------------------------------------------------------- /bintobcd8/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/bintobcd8/testbench.v -------------------------------------------------------------------------------- /cache/direct_cache.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/cache/direct_cache.v -------------------------------------------------------------------------------- /cdc/sync_1bit/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/cdc/sync_1bit/Makefile -------------------------------------------------------------------------------- /cdc/sync_1bit/readme.txt: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/cdc/sync_1bit/readme.txt -------------------------------------------------------------------------------- /cdc/sync_1bit/src.lst: -------------------------------------------------------------------------------- 1 | # source file list 2 | sync_1bit.v 3 | testbench.sv 4 | -------------------------------------------------------------------------------- /cdc/sync_1bit/sync_1bit.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/cdc/sync_1bit/sync_1bit.v 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-------------------------------------------------------------------------------- /clock_div/testbench.sv: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/clock_div/testbench.sv -------------------------------------------------------------------------------- /copymktodir.sh: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/copymktodir.sh -------------------------------------------------------------------------------- /counter/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/counter/Makefile -------------------------------------------------------------------------------- /counter/count3b.png: -------------------------------------------------------------------------------- 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| -------------------------------------------------------------------------------- /dc-example/simple/netlist/netlist.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-example/simple/netlist/netlist.v -------------------------------------------------------------------------------- /dc-example/simple/report/.keep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /dc-example/simple/rtl/flowled.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-example/simple/rtl/flowled.v -------------------------------------------------------------------------------- /dc-example/simple/script/top.con: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-example/simple/script/top.con -------------------------------------------------------------------------------- /dc-example/synthesis/sim/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-example/synthesis/sim/Makefile -------------------------------------------------------------------------------- /dc-example/synthesis/src/sequ_div.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-example/synthesis/src/sequ_div.v -------------------------------------------------------------------------------- /dc-example/synthesis/syn/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-example/synthesis/syn/Makefile -------------------------------------------------------------------------------- /dc-example/synthesis/syn/log/.gitkeep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /dc-example/synthesis/syn/readme.md: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-example/synthesis/syn/readme.md -------------------------------------------------------------------------------- /dc-example/synthesis_tmsc_90/syn/log/.gitkeep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /dc-example/synthesis_tsmc_28/log/.gitkeep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /dc-example/synthesis_tsmc_28/work/.gitkeep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /dc-verify/.synopsys_dc.setup: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-verify/.synopsys_dc.setup -------------------------------------------------------------------------------- /dc-verify/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-verify/Makefile -------------------------------------------------------------------------------- /dc-verify/log/.keep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /dc-verify/mapped/.keep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /dc-verify/netlist/netlist.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-verify/netlist/netlist.v -------------------------------------------------------------------------------- /dc-verify/report/.keep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /dc-verify/rtl/relation.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-verify/rtl/relation.v -------------------------------------------------------------------------------- /dc-verify/script/read_input.scr: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-verify/script/read_input.scr -------------------------------------------------------------------------------- /dc-verify/script/run_compile.scr: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-verify/script/run_compile.scr -------------------------------------------------------------------------------- /dc-verify/script/save_output.scr: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-verify/script/save_output.scr -------------------------------------------------------------------------------- /dc-verify/script/top.con: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dc-verify/script/top.con -------------------------------------------------------------------------------- /dc-verify/unmapped/.keep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /defines_test/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/defines_test/Makefile -------------------------------------------------------------------------------- /defines_test/fpga/flowled_xdc.xdc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/defines_test/fpga/flowled_xdc.xdc -------------------------------------------------------------------------------- /defines_test/module/defines_test.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/defines_test/module/defines_test.v -------------------------------------------------------------------------------- /defines_test/script/module.list: -------------------------------------------------------------------------------- 1 | # design src file 2 | ./module/defines_test.v 3 | -------------------------------------------------------------------------------- /defines_test/script/tb.list: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/defines_test/script/tb.list -------------------------------------------------------------------------------- /defines_test/tb/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/defines_test/tb/testbench.v -------------------------------------------------------------------------------- /defines_test/verification/.gitkeep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /dev-board/flow_led/flow_led.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dev-board/flow_led/flow_led.v -------------------------------------------------------------------------------- /dev-board/flow_led/flow_led_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dev-board/flow_led/flow_led_tb.v -------------------------------------------------------------------------------- /dev-board/flow_led/flow_led_xdc.xdc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dev-board/flow_led/flow_led_xdc.xdc -------------------------------------------------------------------------------- /dev-board/flow_led/sch.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dev-board/flow_led/sch.png -------------------------------------------------------------------------------- /dfiloflop/asdff/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dfiloflop/asdff/Makefile -------------------------------------------------------------------------------- /dfiloflop/asdff/asydff.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dfiloflop/asdff/asydff.png -------------------------------------------------------------------------------- /dfiloflop/asdff/asyndfilpflop.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dfiloflop/asdff/asyndfilpflop.v -------------------------------------------------------------------------------- /dfiloflop/asdff/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dfiloflop/asdff/testbench.v -------------------------------------------------------------------------------- /dfiloflop/dff/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dfiloflop/dff/Makefile -------------------------------------------------------------------------------- /dfiloflop/dff/dfilpflop.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dfiloflop/dff/dfilpflop.png -------------------------------------------------------------------------------- /dfiloflop/dff/dfilpflop.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dfiloflop/dff/dfilpflop.v -------------------------------------------------------------------------------- /dfiloflop/dff/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dfiloflop/dff/testbench.v -------------------------------------------------------------------------------- /directives/dc_env/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/directives/dc_env/Makefile -------------------------------------------------------------------------------- /directives/dc_env/log/.keep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /directives/dc_env/netlist/netlist.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/directives/dc_env/netlist/netlist.v -------------------------------------------------------------------------------- /directives/dc_env/report/.keep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /directives/dc_env/rtl/dc_env.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/directives/dc_env/rtl/dc_env.v -------------------------------------------------------------------------------- /directives/dc_env/script/top.con: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/directives/dc_env/script/top.con -------------------------------------------------------------------------------- /directives/dc_env/unmapped/.keep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /directives/readme.txt: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/directives/readme.txt -------------------------------------------------------------------------------- /directives/synplify_env/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/directives/synplify_env/Makefile -------------------------------------------------------------------------------- /directives/synplify_env/rtl/basic_d_latch.sdc: -------------------------------------------------------------------------------- 1 | # sdc file 2 | -------------------------------------------------------------------------------- /divider/base/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/divider/base/Makefile -------------------------------------------------------------------------------- /divider/base/divider.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/divider/base/divider.png -------------------------------------------------------------------------------- /divider/base/divider84.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/divider/base/divider84.v -------------------------------------------------------------------------------- /divider/base/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/divider/base/testbench.v -------------------------------------------------------------------------------- /divider/sequ_div/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/divider/sequ_div/Makefile -------------------------------------------------------------------------------- /divider/sequ_div/sequ_div.prj: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/divider/sequ_div/sequ_div.prj -------------------------------------------------------------------------------- /divider/sequ_div/sequ_div.rc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/divider/sequ_div/sequ_div.rc -------------------------------------------------------------------------------- /divider/sequ_div/sequ_div.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/divider/sequ_div/sequ_div.v -------------------------------------------------------------------------------- /divider/sequ_div/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/divider/sequ_div/testbench.v -------------------------------------------------------------------------------- /divider/sequ_div/work_src.list: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/divider/sequ_div/work_src.list -------------------------------------------------------------------------------- /dma/dma_intf.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dma/dma_intf.v -------------------------------------------------------------------------------- /dma/dmac.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dma/dmac.v -------------------------------------------------------------------------------- /dma/dmac_ahb_ctrl.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dma/dmac_ahb_ctrl.v -------------------------------------------------------------------------------- /dma/dmac_arb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dma/dmac_arb.v -------------------------------------------------------------------------------- /dma/dmac_channel.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dma/dmac_channel.v -------------------------------------------------------------------------------- /dma/dmac_channel_ctrl.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dma/dmac_channel_ctrl.v -------------------------------------------------------------------------------- /dma/dmac_fifo.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dma/dmac_fifo.v -------------------------------------------------------------------------------- /dma/sim_ahb_task.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dma/sim_ahb_task.v -------------------------------------------------------------------------------- /dma/test_dma.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/dma/test_dma.v -------------------------------------------------------------------------------- /ece6133_sample/Default.view: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ece6133_sample/Default.view -------------------------------------------------------------------------------- /ece6133_sample/README.md: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ece6133_sample/README.md -------------------------------------------------------------------------------- /ece6133_sample/ece6133.gif: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ece6133_sample/ece6133.gif -------------------------------------------------------------------------------- /ece6133_sample/gscl45nm.lef: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ece6133_sample/gscl45nm.lef -------------------------------------------------------------------------------- /ece6133_sample/gscl45nm.map: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ece6133_sample/gscl45nm.map -------------------------------------------------------------------------------- /ece6133_sample/gscl45nm.tlf: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ece6133_sample/gscl45nm.tlf -------------------------------------------------------------------------------- /ece6133_sample/test.sdc: -------------------------------------------------------------------------------- 1 | # Dummy SDC 2 | -------------------------------------------------------------------------------- /ece6133_sample/test.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ece6133_sample/test.v -------------------------------------------------------------------------------- /fifo/async_fifo/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fifo/async_fifo/Makefile -------------------------------------------------------------------------------- /fifo/async_fifo/module/async_fifo.v: -------------------------------------------------------------------------------- 1 | /* Asynchonous FIFO */ 2 | -------------------------------------------------------------------------------- /fifo/async_fifo/module/fifo_mem.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fifo/async_fifo/module/fifo_mem.v -------------------------------------------------------------------------------- /fifo/async_fifo/module/rptr_empty.v: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /fifo/async_fifo/module/sync_r2w.v: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /fifo/async_fifo/module/sync_w2r.v: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /fifo/async_fifo/module/wptr_full.v: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /fifo/async_fifo/script/module.list: -------------------------------------------------------------------------------- 1 | # testbech file 2 | ./module/sync_fifo.v 3 | -------------------------------------------------------------------------------- /fifo/async_fifo/script/tb.list: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fifo/async_fifo/script/tb.list -------------------------------------------------------------------------------- /fifo/async_fifo/tb/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fifo/async_fifo/tb/testbench.v -------------------------------------------------------------------------------- /fifo/async_fifo/verification/.gitkeep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /fifo/sync_fifo/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fifo/sync_fifo/Makefile -------------------------------------------------------------------------------- /fifo/sync_fifo/fpga/flowled_xdc.xdc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fifo/sync_fifo/fpga/flowled_xdc.xdc -------------------------------------------------------------------------------- /fifo/sync_fifo/module/sync_fifo.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fifo/sync_fifo/module/sync_fifo.v -------------------------------------------------------------------------------- /fifo/sync_fifo/script/module.list: -------------------------------------------------------------------------------- 1 | # testbech file 2 | ./module/sync_fifo.v 3 | -------------------------------------------------------------------------------- /fifo/sync_fifo/script/tb.list: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fifo/sync_fifo/script/tb.list -------------------------------------------------------------------------------- /fifo/sync_fifo/tb/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fifo/sync_fifo/tb/testbench.v -------------------------------------------------------------------------------- /fifo/sync_fifo/verification/.gitkeep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /fm-example/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fm-example/Makefile -------------------------------------------------------------------------------- /fm-example/netlist/sequ_div.ddc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fm-example/netlist/sequ_div.ddc -------------------------------------------------------------------------------- /fm-example/netlist/sequ_div.svf: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fm-example/netlist/sequ_div.svf -------------------------------------------------------------------------------- /fm-example/netlist/sequ_div.vg: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fm-example/netlist/sequ_div.vg -------------------------------------------------------------------------------- /fm-example/readme.txt: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fm-example/readme.txt -------------------------------------------------------------------------------- /fm-example/script/run_design.tcl: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fm-example/script/run_design.tcl -------------------------------------------------------------------------------- /fm-example/src/sequ_div.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fm-example/src/sequ_div.v -------------------------------------------------------------------------------- /fun_coverage/bind_fcov/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fun_coverage/bind_fcov/Makefile -------------------------------------------------------------------------------- /fun_coverage/bind_fcov/cover_dut.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fun_coverage/bind_fcov/cover_dut.v -------------------------------------------------------------------------------- /fun_coverage/bind_fcov/fun_cover.sv: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fun_coverage/bind_fcov/fun_cover.sv -------------------------------------------------------------------------------- /fun_coverage/bind_fcov/testbench.sv: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fun_coverage/bind_fcov/testbench.sv -------------------------------------------------------------------------------- /fun_coverage/class_fcov/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fun_coverage/class_fcov/Makefile -------------------------------------------------------------------------------- /fun_coverage/class_fcov/cover_dut.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fun_coverage/class_fcov/cover_dut.v -------------------------------------------------------------------------------- /fun_coverage/intf_fcov/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fun_coverage/intf_fcov/Makefile -------------------------------------------------------------------------------- /fun_coverage/intf_fcov/cover_dut.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fun_coverage/intf_fcov/cover_dut.v -------------------------------------------------------------------------------- /fun_coverage/intf_fcov/fun_cover.sv: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fun_coverage/intf_fcov/fun_cover.sv -------------------------------------------------------------------------------- /fun_coverage/intf_fcov/test_intf.sv: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fun_coverage/intf_fcov/test_intf.sv -------------------------------------------------------------------------------- /fun_coverage/intf_fcov/testbench.sv: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fun_coverage/intf_fcov/testbench.sv -------------------------------------------------------------------------------- /fun_coverage/simple_fcov/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/fun_coverage/simple_fcov/Makefile -------------------------------------------------------------------------------- /fun_coverage/simple_fcov/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | ./testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /gate_level_model/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/gate_level_model/Makefile -------------------------------------------------------------------------------- /gate_level_model/signal.rc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/gate_level_model/signal.rc -------------------------------------------------------------------------------- /gate_level_model/src.lst: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.v 3 | -------------------------------------------------------------------------------- /gate_level_model/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/gate_level_model/testbench.v -------------------------------------------------------------------------------- /generate/gen_case/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/generate/gen_case/Makefile -------------------------------------------------------------------------------- /generate/gen_case/generate_case.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/generate/gen_case/generate_case.v -------------------------------------------------------------------------------- /generate/gen_case/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/generate/gen_case/testbench.v -------------------------------------------------------------------------------- /generate/gen_for/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/generate/gen_for/Makefile -------------------------------------------------------------------------------- /generate/gen_for/generate_for.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/generate/gen_for/generate_for.v -------------------------------------------------------------------------------- /generate/gen_for/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/generate/gen_for/testbench.v -------------------------------------------------------------------------------- /generate/gen_if/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/generate/gen_if/Makefile -------------------------------------------------------------------------------- /generate/gen_if/generate_if.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/generate/gen_if/generate_if.v -------------------------------------------------------------------------------- /generate/gen_if/mux_assign.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/generate/gen_if/mux_assign.v -------------------------------------------------------------------------------- /generate/gen_if/mux_case.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/generate/gen_if/mux_case.v -------------------------------------------------------------------------------- /generate/gen_if/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/generate/gen_if/testbench.v -------------------------------------------------------------------------------- /ice40xxx/7seg/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/7seg/Makefile -------------------------------------------------------------------------------- /ice40xxx/7seg/README.md: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/7seg/README.md -------------------------------------------------------------------------------- /ice40xxx/7seg/bcd_to_7seg.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/7seg/bcd_to_7seg.v -------------------------------------------------------------------------------- /ice40xxx/7seg/top.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/7seg/top.v -------------------------------------------------------------------------------- /ice40xxx/common/io.pcf: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/common/io.pcf -------------------------------------------------------------------------------- /ice40xxx/ice40_ultraplus_io/io.pcf: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/ice40_ultraplus_io/io.pcf -------------------------------------------------------------------------------- /ice40xxx/icesugar_io/io.pcf: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/icesugar_io/io.pcf -------------------------------------------------------------------------------- /ice40xxx/key-led/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/key-led/Makefile -------------------------------------------------------------------------------- /ice40xxx/key-led/key_leds.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/key-led/key_leds.v -------------------------------------------------------------------------------- /ice40xxx/led-bar/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/led-bar/Makefile -------------------------------------------------------------------------------- /ice40xxx/led-bar/led_bar.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/led-bar/led_bar.v -------------------------------------------------------------------------------- /ice40xxx/leds/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/leds/Makefile -------------------------------------------------------------------------------- /ice40xxx/leds/leds.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/leds/leds.v -------------------------------------------------------------------------------- /ice40xxx/make-build/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/make-build/Makefile -------------------------------------------------------------------------------- /ice40xxx/pcf-define/ice40up5k.pcf: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/pcf-define/ice40up5k.pcf -------------------------------------------------------------------------------- /ice40xxx/tools/icesprog: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/tools/icesprog -------------------------------------------------------------------------------- /ice40xxx/tools/icesprog.x64.linux: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ice40xxx/tools/icesprog.x64.linux -------------------------------------------------------------------------------- /icesugar-pro/demo/blink_green.bit: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/demo/blink_green.bit -------------------------------------------------------------------------------- /icesugar-pro/demo/blink_green.svf: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/demo/blink_green.svf -------------------------------------------------------------------------------- /icesugar-pro/linux/Image: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/linux/Image -------------------------------------------------------------------------------- /icesugar-pro/linux/README.md: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/linux/README.md -------------------------------------------------------------------------------- /icesugar-pro/linux/rootfs.cpio: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/linux/rootfs.cpio -------------------------------------------------------------------------------- /icesugar-pro/linux/rv32.dtb: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/linux/rv32.dtb -------------------------------------------------------------------------------- /icesugar-pro/src/blink/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/blink/Makefile -------------------------------------------------------------------------------- /icesugar-pro/src/blink/blink.bit: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/blink/blink.bit -------------------------------------------------------------------------------- /icesugar-pro/src/blink/blink.lpf: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/blink/blink.lpf -------------------------------------------------------------------------------- /icesugar-pro/src/blink/blink.svf: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/blink/blink.svf -------------------------------------------------------------------------------- /icesugar-pro/src/blink/blink.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/blink/blink.v -------------------------------------------------------------------------------- /icesugar-pro/src/blink/rst_gen.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/blink/rst_gen.v -------------------------------------------------------------------------------- /icesugar-pro/src/litex_linux/mem_1.init: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /icesugar-pro/src/litex_linux/top.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/litex_linux/top.v -------------------------------------------------------------------------------- /icesugar-pro/src/litex_linux/top.ys: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/litex_linux/top.ys -------------------------------------------------------------------------------- /icesugar-pro/src/uart_tx/.gitignore: -------------------------------------------------------------------------------- 1 | *.bit 2 | *.svf 3 | *.json 4 | 5 | -------------------------------------------------------------------------------- /icesugar-pro/src/uart_tx/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/uart_tx/Makefile -------------------------------------------------------------------------------- /icesugar-pro/src/uart_tx/rst_gen.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/uart_tx/rst_gen.v -------------------------------------------------------------------------------- /icesugar-pro/src/uart_tx/top.lpf: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/uart_tx/top.lpf -------------------------------------------------------------------------------- /icesugar-pro/src/uart_tx/top.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/uart_tx/top.v -------------------------------------------------------------------------------- /icesugar-pro/src/uart_tx/uart_tx.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/src/uart_tx/uart_tx.v -------------------------------------------------------------------------------- /icesugar-pro/tools/README.md: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/tools/README.md -------------------------------------------------------------------------------- /icesugar-pro/tools/cmsisdap.cfg: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/tools/cmsisdap.cfg -------------------------------------------------------------------------------- /icesugar-pro/tools/dapprog: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/tools/dapprog -------------------------------------------------------------------------------- /icesugar-pro/tools/env.sh: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/tools/env.sh -------------------------------------------------------------------------------- /icesugar-pro/tools/ujprog.bit2svf: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/tools/ujprog.bit2svf -------------------------------------------------------------------------------- /icesugar-pro/tools/ujprog.patch: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/icesugar-pro/tools/ujprog.patch -------------------------------------------------------------------------------- /identify_example/identify/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/identify_example/identify/Makefile -------------------------------------------------------------------------------- /identify_example/xilinx/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/identify_example/xilinx/Makefile -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/.dbsrsmap: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/containment_cfg_verif.txt: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/containment_xmr_verif.txt: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/idc_test_dsp.fdc: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/instr_sources/connects.cm: -------------------------------------------------------------------------------- 1 | @E 2 | @ 3 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/instr_sources/syn_dics.rrc: -------------------------------------------------------------------------------- 1 | led_on_number 2 | cnt 3 | rst_n 4 | clk 5 | led 6 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/instr_sources/syn_dics.sdc: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/led_stream_user_constraints.tcl: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/synlog/report/idc_test_fpga_mapper_errors.txt: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/synlog/report/idc_test_premap_errors.txt: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/synwork/distcomp/distcomp0/distcomp0.SideInfo: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/synwork/distcomp/distcomp0/distcomp0.SideInfo1: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/synwork/distcomp/distcomp0/distcomp0.xmr: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/synwork/layer0.fdepxmr: -------------------------------------------------------------------------------- 1 | #XMR Information 2 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_test/synwork/libfileorder.txt: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_vivado/idc_vivado.runs/impl_1/.Vivado_Implementation.queue.rst: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_vivado/idc_vivado.runs/impl_1/.init_design.end.rst: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_vivado/idc_vivado.runs/impl_1/.opt_design.end.rst: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_vivado/idc_vivado.runs/impl_1/.phys_opt_design.end.rst: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_vivado/idc_vivado.runs/impl_1/.place_design.end.rst: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_vivado/idc_vivado.runs/impl_1/.route_design.end.rst: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_vivado/idc_vivado.runs/impl_1/.vivado.end.rst: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_vivado/idc_vivado.runs/impl_1/.write_bitstream.end.rst: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_vivado/idc_vivado.runs/synth_1/.Vivado_Synthesis.queue.rst: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /identify_example/xilinx/idc_vivado/idc_vivado.runs/synth_1/.vivado.end.rst: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /interface/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/interface/Makefile -------------------------------------------------------------------------------- /interface/test_dut.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/interface/test_dut.v -------------------------------------------------------------------------------- /interface/test_intf.sv: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/interface/test_intf.sv -------------------------------------------------------------------------------- /interface/testbench.sv: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/interface/testbench.sv -------------------------------------------------------------------------------- /interface/work_src.list: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/interface/work_src.list -------------------------------------------------------------------------------- /ipxact_ralf/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/ipxact_ralf/Makefile -------------------------------------------------------------------------------- /lab02_vector_extend/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/lab02_vector_extend/Makefile -------------------------------------------------------------------------------- /lab02_vector_extend/extend.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/lab02_vector_extend/extend.v -------------------------------------------------------------------------------- /lab02_vector_extend/readme: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/lab02_vector_extend/readme -------------------------------------------------------------------------------- /lab02_vector_extend/vector.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/lab02_vector_extend/vector.v -------------------------------------------------------------------------------- /memory/asyncram/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/memory/asyncram/Makefile -------------------------------------------------------------------------------- /memory/asyncram/asynmemory.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/memory/asyncram/asynmemory.png -------------------------------------------------------------------------------- /memory/asyncram/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/memory/asyncram/testbench.v -------------------------------------------------------------------------------- /memory/loadfromfile/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/memory/loadfromfile/Makefile -------------------------------------------------------------------------------- /memory/loadfromfile/loadmem.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/memory/loadfromfile/loadmem.png -------------------------------------------------------------------------------- /memory/loadfromfile/mem.data: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/memory/loadfromfile/mem.data -------------------------------------------------------------------------------- /memory/loadfromfile/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/memory/loadfromfile/testbench.v -------------------------------------------------------------------------------- /memory/memory-compiler/autoram.v: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /memory/memory-pc-read/pc_read_mem.v: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /memory/memory.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/memory/memory.v -------------------------------------------------------------------------------- /memory/ram-rom-flash-fifo/fifo.v: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /memory/ram-rom-flash-fifo/flash.v: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /memory/ram-rom-flash-fifo/ram.v: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /memory/ram-rom-flash-fifo/rom.v: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /mmu/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/mmu/Makefile -------------------------------------------------------------------------------- /mmu/fpga/flowled_xdc.xdc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/mmu/fpga/flowled_xdc.xdc -------------------------------------------------------------------------------- /mmu/module/mmu.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/mmu/module/mmu.v -------------------------------------------------------------------------------- /mmu/script/dum_fsdb_vcs.tcl: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/mmu/script/dum_fsdb_vcs.tcl -------------------------------------------------------------------------------- /mmu/script/module.list: -------------------------------------------------------------------------------- 1 | # testbech file 2 | ./module/sync_fifo.v 3 | -------------------------------------------------------------------------------- /mmu/script/tb.list: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/mmu/script/tb.list -------------------------------------------------------------------------------- /mmu/tb/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/mmu/tb/testbench.v -------------------------------------------------------------------------------- /mmu/verification/.gitkeep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /modelsim/runvim.bat: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/modelsim/runvim.bat -------------------------------------------------------------------------------- /modelsim/start.do: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/modelsim/start.do -------------------------------------------------------------------------------- /multiplier/multiplic100/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/multiplier/multiplic100/Makefile -------------------------------------------------------------------------------- /multiplier/multiplic100/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/multiplier/multiplic100/testbench.v -------------------------------------------------------------------------------- /multiplier/multiplic4/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/multiplier/multiplic4/Makefile -------------------------------------------------------------------------------- /multiplier/multiplic4/multiplic4.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/multiplier/multiplic4/multiplic4.v -------------------------------------------------------------------------------- /multiplier/multiplic4/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/multiplier/multiplic4/testbench.v -------------------------------------------------------------------------------- /multiplier/sequ_multi/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/multiplier/sequ_multi/Makefile -------------------------------------------------------------------------------- /multiplier/sequ_multi/sequ_multi.rc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/multiplier/sequ_multi/sequ_multi.rc -------------------------------------------------------------------------------- /multiplier/sequ_multi/sequ_multi.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/multiplier/sequ_multi/sequ_multi.v -------------------------------------------------------------------------------- /multiplier/sequ_multi/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/multiplier/sequ_multi/testbench.v -------------------------------------------------------------------------------- /multiplier/sequ_multi/work_src.list: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/multiplier/sequ_multi/work_src.list -------------------------------------------------------------------------------- /multiplier/sequ_multi_fsm/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/multiplier/sequ_multi_fsm/Makefile -------------------------------------------------------------------------------- /mux/multiplexer2_1.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/mux/multiplexer2_1.v -------------------------------------------------------------------------------- /mux/muxdesign: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/mux/muxdesign -------------------------------------------------------------------------------- /mux/test.vcd: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/mux/test.vcd -------------------------------------------------------------------------------- /mux/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/mux/testbench.v -------------------------------------------------------------------------------- /numcomp/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/numcomp/Makefile -------------------------------------------------------------------------------- /numcomp/comp4bit.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/numcomp/comp4bit.v -------------------------------------------------------------------------------- /numcomp/comp4bit_wave.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/numcomp/comp4bit_wave.png -------------------------------------------------------------------------------- /numcomp/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/numcomp/testbench.v -------------------------------------------------------------------------------- /pass_fail/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pass_fail/Makefile -------------------------------------------------------------------------------- /pass_fail/pass_fail_a.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pass_fail/pass_fail_a.v -------------------------------------------------------------------------------- /pass_fail/pass_fail_b.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pass_fail/pass_fail_b.v -------------------------------------------------------------------------------- /pdk_cell_inst/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pdk_cell_inst/Makefile -------------------------------------------------------------------------------- /pdk_cell_inst/src.lst: -------------------------------------------------------------------------------- 1 | # source file list 2 | top_io_pad.v 3 | testbench.v 4 | -------------------------------------------------------------------------------- /pdk_cell_inst/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pdk_cell_inst/testbench.v -------------------------------------------------------------------------------- /pdk_cell_inst/top_io_pad.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pdk_cell_inst/top_io_pad.v -------------------------------------------------------------------------------- /pli-vpi/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pli-vpi/Makefile -------------------------------------------------------------------------------- /pli-vpi/hello.c: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pli-vpi/hello.c -------------------------------------------------------------------------------- /pli-vpi/hello.tab: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pli-vpi/hello.tab -------------------------------------------------------------------------------- /pli-vpi/hello_pli.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pli-vpi/hello_pli.v -------------------------------------------------------------------------------- /project-verilog/01_sync_fifo_ver1.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/01_sync_fifo_ver1.v -------------------------------------------------------------------------------- /project-verilog/02_sync_fifo_ver2.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/02_sync_fifo_ver2.v -------------------------------------------------------------------------------- /project-verilog/04_mod3.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/04_mod3.v -------------------------------------------------------------------------------- /project-verilog/04_mod3_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/04_mod3_tb.v -------------------------------------------------------------------------------- /project-verilog/07_hand_shake.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/07_hand_shake.v -------------------------------------------------------------------------------- /project-verilog/07_hand_shake_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/07_hand_shake_tb.v -------------------------------------------------------------------------------- /project-verilog/08_LSFR.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/08_LSFR.v -------------------------------------------------------------------------------- /project-verilog/08_LSFR_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/08_LSFR_tb.v -------------------------------------------------------------------------------- /project-verilog/09_i2c_drive.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/09_i2c_drive.v -------------------------------------------------------------------------------- /project-verilog/09_i2c_drive_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/09_i2c_drive_tb.v -------------------------------------------------------------------------------- /project-verilog/14_ALU.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/14_ALU.v -------------------------------------------------------------------------------- /project-verilog/14_ALU_tb.sv: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/14_ALU_tb.sv -------------------------------------------------------------------------------- /project-verilog/15_stack_mem.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/15_stack_mem.v -------------------------------------------------------------------------------- /project-verilog/15_stack_mem_tb.sv: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/15_stack_mem_tb.sv -------------------------------------------------------------------------------- /project-verilog/16_bin_to_gray.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/16_bin_to_gray.v -------------------------------------------------------------------------------- /project-verilog/16_bin_to_gray_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/16_bin_to_gray_tb.v -------------------------------------------------------------------------------- /project-verilog/17_finder.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/17_finder.v -------------------------------------------------------------------------------- /project-verilog/17_finder_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/17_finder_tb.v -------------------------------------------------------------------------------- /project-verilog/18_drink_machines.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/18_drink_machines.v -------------------------------------------------------------------------------- /project-verilog/19_DMUX.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/19_DMUX.v -------------------------------------------------------------------------------- /project-verilog/19_DMUX_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/19_DMUX_tb.v -------------------------------------------------------------------------------- /project-verilog/20_extend.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/20_extend.v -------------------------------------------------------------------------------- /project-verilog/20_extend_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/20_extend_tb.v -------------------------------------------------------------------------------- /project-verilog/22_div_odd.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/22_div_odd.v -------------------------------------------------------------------------------- /project-verilog/22_div_odd_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/22_div_odd_tb.v -------------------------------------------------------------------------------- /project-verilog/23_seqdet.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/23_seqdet.v -------------------------------------------------------------------------------- /project-verilog/23_seqdet_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/23_seqdet_tb.v -------------------------------------------------------------------------------- /project-verilog/25_FIFO_review.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/25_FIFO_review.v -------------------------------------------------------------------------------- /project-verilog/26_a_s_reset.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/26_a_s_reset.v -------------------------------------------------------------------------------- /project-verilog/26_a_s_reset_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/26_a_s_reset_tb.v -------------------------------------------------------------------------------- /project-verilog/27_number_list.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/27_number_list.v -------------------------------------------------------------------------------- /project-verilog/29_key_scan.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/29_key_scan.v -------------------------------------------------------------------------------- /project-verilog/31_axi_hs.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/31_axi_hs.v -------------------------------------------------------------------------------- /project-verilog/31_axi_hs_tb.sv: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/31_axi_hs_tb.sv -------------------------------------------------------------------------------- /project-verilog/32_seq.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/32_seq.v -------------------------------------------------------------------------------- /project-verilog/32_seq_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/32_seq_tb.v -------------------------------------------------------------------------------- /project-verilog/33_test_mod3.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/33_test_mod3.v -------------------------------------------------------------------------------- /project-verilog/33_test_mod3_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/project-verilog/33_test_mod3_tb.v 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-------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pt_example/doc/pt_start.jpg -------------------------------------------------------------------------------- /pt_example/doc/sch.jpg: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pt_example/doc/sch.jpg -------------------------------------------------------------------------------- /pt_example/readme.md: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pt_example/readme.md -------------------------------------------------------------------------------- /pt_example/rpt/sequ_div.rpt: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pt_example/rpt/sequ_div.rpt -------------------------------------------------------------------------------- /pt_example/script/pt_script.tcl: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pt_example/script/pt_script.tcl -------------------------------------------------------------------------------- /pt_example/sdc/sequ_div.sdc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pt_example/sdc/sequ_div.sdc -------------------------------------------------------------------------------- /pt_example/src/sequ_div.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/pt_example/src/sequ_div.v -------------------------------------------------------------------------------- /pwm/Makefile: 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/ral_model/.keep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /randomaization/example_1/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/randomaization/example_1/Makefile -------------------------------------------------------------------------------- /randomaization/example_1/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_10/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_11/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_12/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_13/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_14/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_15/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_16/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_17/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_18/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_19/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_2/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/randomaization/example_2/Makefile -------------------------------------------------------------------------------- /randomaization/example_2/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_20/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_21/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_22/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_23/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_24/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_25/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_26/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_27/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_28/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_3/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/randomaization/example_3/Makefile -------------------------------------------------------------------------------- /randomaization/example_3/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_4/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/randomaization/example_4/Makefile -------------------------------------------------------------------------------- /randomaization/example_4/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_5/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/randomaization/example_5/Makefile -------------------------------------------------------------------------------- /randomaization/example_5/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_6/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/randomaization/example_6/Makefile -------------------------------------------------------------------------------- /randomaization/example_6/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_7/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/randomaization/example_7/Makefile -------------------------------------------------------------------------------- /randomaization/example_7/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_8/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/randomaization/example_8/Makefile -------------------------------------------------------------------------------- /randomaization/example_8/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /randomaization/example_9/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/randomaization/example_9/Makefile -------------------------------------------------------------------------------- /randomaization/example_9/work_src.list: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.sv 3 | 4 | -------------------------------------------------------------------------------- /register/register1b/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/register/register1b/Makefile -------------------------------------------------------------------------------- /register/register1b/register1a.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/register/register1b/register1a.v -------------------------------------------------------------------------------- /register/register1b/register1b.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/register/register1b/register1b.v -------------------------------------------------------------------------------- /register/register1b/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/register/register1b/testbench.v -------------------------------------------------------------------------------- /register/registerN/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/register/registerN/Makefile -------------------------------------------------------------------------------- /register/registerN/register4bit.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/register/registerN/register4bit.v -------------------------------------------------------------------------------- /register/registerN/registerN.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/register/registerN/registerN.png -------------------------------------------------------------------------------- /register/registerN/registerNbit.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/register/registerN/registerNbit.v -------------------------------------------------------------------------------- /register/registerN/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/register/registerN/testbench.v -------------------------------------------------------------------------------- /register/shiftregister/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/register/shiftregister/Makefile -------------------------------------------------------------------------------- /register/shiftregister/ringreg.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/register/shiftregister/ringreg.v -------------------------------------------------------------------------------- /riscv-rv32i-cpu/rv32i/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/riscv-rv32i-cpu/rv32i/Makefile -------------------------------------------------------------------------------- /riscv-rv32i-cpu/rv_dbg/dm/hazard3_dm.f: -------------------------------------------------------------------------------- 1 | file hazard3_dm.v 2 | -------------------------------------------------------------------------------- /simple_riscv_cpu/alu.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/simple_riscv_cpu/alu.v -------------------------------------------------------------------------------- /simple_riscv_cpu/register_file.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/simple_riscv_cpu/register_file.v -------------------------------------------------------------------------------- /simple_riscv_cpu/simple_cpu.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/simple_riscv_cpu/simple_cpu.v -------------------------------------------------------------------------------- /soc/AMBA/AHB/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/AMBA/AHB/Makefile -------------------------------------------------------------------------------- /soc/AMBA/AHB/decoder.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/AMBA/AHB/decoder.v -------------------------------------------------------------------------------- /soc/AMBA/AHB/decoder_tb.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/AMBA/AHB/decoder_tb.v -------------------------------------------------------------------------------- /soc/pc_if/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/pc_if/Makefile -------------------------------------------------------------------------------- /soc/pc_if/module/if_id.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/pc_if/module/if_id.v -------------------------------------------------------------------------------- /soc/pc_if/module/mem_ram.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/pc_if/module/mem_ram.v -------------------------------------------------------------------------------- /soc/pc_if/module/update_pc.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/pc_if/module/update_pc.v -------------------------------------------------------------------------------- /soc/pc_if/script/dum_fsdb_vcs.tcl: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/pc_if/script/dum_fsdb_vcs.tcl -------------------------------------------------------------------------------- /soc/pc_if/script/module.list: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/pc_if/script/module.list -------------------------------------------------------------------------------- /soc/pc_if/script/tb.list: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/pc_if/script/tb.list -------------------------------------------------------------------------------- /soc/pc_if/tb/code_sim.hex: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/pc_if/tb/code_sim.hex -------------------------------------------------------------------------------- /soc/pc_if/tb/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/pc_if/tb/testbench.v -------------------------------------------------------------------------------- /soc/uart16550_latest.tar: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/soc/uart16550_latest.tar -------------------------------------------------------------------------------- /statemachine/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/statemachine/Makefile -------------------------------------------------------------------------------- /statemachine/mealystate.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/statemachine/mealystate.v -------------------------------------------------------------------------------- /statemachine/seqdetea.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/statemachine/seqdetea.v -------------------------------------------------------------------------------- /statemachine/state.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/statemachine/state.png -------------------------------------------------------------------------------- /statemachine/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/statemachine/testbench.v -------------------------------------------------------------------------------- /subtracter/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/subtracter/Makefile -------------------------------------------------------------------------------- /subtracter/substructer.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/subtracter/substructer.png -------------------------------------------------------------------------------- /subtracter/subtracterN.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/subtracter/subtracterN.v -------------------------------------------------------------------------------- /subtracter/testbench.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/subtracter/testbench.v -------------------------------------------------------------------------------- /sverilog_oops/oops_basic/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/sverilog_oops/oops_basic/Makefile -------------------------------------------------------------------------------- /swicth_level_model/cmos/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/swicth_level_model/cmos/Makefile -------------------------------------------------------------------------------- /swicth_level_model/cmos/signal.rc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/swicth_level_model/cmos/signal.rc -------------------------------------------------------------------------------- /swicth_level_model/cmos/src.lst: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.v 3 | -------------------------------------------------------------------------------- /swicth_level_model/nmos_pmos/src.lst: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.v 3 | -------------------------------------------------------------------------------- /swicth_level_model/power_ground/src.lst: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.v 3 | -------------------------------------------------------------------------------- /swicth_level_model/tran/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/swicth_level_model/tran/Makefile -------------------------------------------------------------------------------- /swicth_level_model/tran/signal.rc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/swicth_level_model/tran/signal.rc -------------------------------------------------------------------------------- /swicth_level_model/tran/src.lst: -------------------------------------------------------------------------------- 1 | # source file list 2 | testbench.v 3 | -------------------------------------------------------------------------------- /synplify_example/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/synplify_example/Makefile -------------------------------------------------------------------------------- /synplify_example/rtl/relation.sdc: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/synplify_example/rtl/relation.sdc -------------------------------------------------------------------------------- /synplify_example/rtl/relation.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/synplify_example/rtl/relation.v -------------------------------------------------------------------------------- /synplify_example/syn_example.prj: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/synplify_example/syn_example.prj -------------------------------------------------------------------------------- /system-func-task/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/system-func-task/Makefile -------------------------------------------------------------------------------- /system-func-task/README.md: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/system-func-task/README.md -------------------------------------------------------------------------------- /system-func-task/display.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/system-func-task/display.v -------------------------------------------------------------------------------- /system-func-task/math.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/system-func-task/math.v -------------------------------------------------------------------------------- /systemverilog/class/param/src.lst: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/systemverilog/class/param/src.lst -------------------------------------------------------------------------------- /systemverilog/class/scope/src.lst: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/systemverilog/class/scope/src.lst -------------------------------------------------------------------------------- /systemverilog/class/super/src.lst: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/systemverilog/class/super/src.lst -------------------------------------------------------------------------------- /systemverilog/class/this/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/systemverilog/class/this/Makefile -------------------------------------------------------------------------------- /systemverilog/class/this/src.lst: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/systemverilog/class/this/src.lst -------------------------------------------------------------------------------- /systemverilog/example-vcs/rand.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/systemverilog/example-vcs/rand.v -------------------------------------------------------------------------------- /systemverilog/example-vcs/randc.v: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/systemverilog/example-vcs/randc.v -------------------------------------------------------------------------------- /systemverilog/example-vcs/time.sv: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/systemverilog/example-vcs/time.sv -------------------------------------------------------------------------------- /systemverilog/ipc/events/Makefile: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/OpenEDF/verilog-basic/HEAD/systemverilog/ipc/events/Makefile -------------------------------------------------------------------------------- /systemverilog/sv_rtl_synthesis_book_examples/book_examples/synplify/proj_1.fse: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /systemverilog/sv_rtl_synthesis_book_examples/book_examples/synplify/project_1_impl_1/and_xor_gated_clock.rep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /systemverilog/sv_rtl_synthesis_book_examples/book_examples/synplify/project_1_impl_1/boundary_detector_gated_clock.rep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- /systemverilog/sv_rtl_synthesis_book_examples/book_examples/synplify/project_1_impl_1/comparator_gated_clock.rep: -------------------------------------------------------------------------------- 1 | -------------------------------------------------------------------------------- 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