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-------------------------------------------------------------------------------- 1 | _site 2 | .sass-cache 3 | Gemfile.lock 4 | *.gem 5 | -------------------------------------------------------------------------------- /.travis.yml: -------------------------------------------------------------------------------- 1 | language: ruby 2 | before_cache: 3 | - mkdir -p $HOME/.cache 4 | cache: 5 | - bundler 6 | - directories: 7 | - $HOME/.cache 8 | 9 | sudo: false 10 | rvm: 2.3 11 | env: 12 | global: 13 | - secure: tbbfviUOghXi1Pbrppwe6YU+dTAnPzx84+nKgfkdscM7jagJPRkDYuJMV8AA+akmXWH2toAhA9IK/bKcRbgh2U6peuJaHDYiY+ZldkIKaSjj2wLSEICtXBnSMb1G0rPeQNYzNHx1bHfzYYyCrAvDVTXwBigDbtNU5wEjQf/G9FNpF+qoOPDnWranpxw+fh9uRoxmhQ8nDR+D51Cp7OJHOehD//Ju+2Xvj3BiHocZfcwz2uotpM6MO8OHLqsU1RKUeLaX0hvDQfs8F7sgIrBUTwljkAVDMA5nb8oej1VkLxEYH6v0yDPpebPHtgSk4SJ/q5JsYiPeJOnj/7rUEgZMRR4oRA2ctj+hZh37RKJI4NMk0kHtpf/TJfY39T/54DDG5pUK4p5R5SAOpq4KJEBtBErgAbpdfJ2ntF9V6tb7LKVwbhQGcQGAie0zg6k/B+jpc+MfP2qDpKBFJvp5Io3Y2whul+fxZJhmMSJhBtXWdTVQP6RcstsrKP4ibdZwOrNo1ytubQHWBqnbV6HWVUy9s64O+lMh8PJeNbJ4p9biuHK/3HSp9MQATRlqAn0RgE9QTTcWR6a8TO7UbjLVc+M9aA4tCkhFJ5xsIAbuViy/79JLrzglGA7dTK544QAIh62H0cHq4zZ7MR/kzW9GPlPB5Gf8QpxurSTufI6p1bMAPVM= 14 | - secure: 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| - "./ossutil --version" 25 | - python script/upload_n_set_header.py > upload_n_set_header.sh 26 | - if [ "x$TRAVIS_BRANCH" = 'xmaster' ]; then sh ./upload_n_set_header.sh; fi 27 | 28 | 29 | branches: 30 | only: 31 | - master 32 | -------------------------------------------------------------------------------- /CODE_OF_CONDUCT.md: -------------------------------------------------------------------------------- 1 | # Contributor Covenant Code of Conduct 2 | 3 | ## Our Pledge 4 | 5 | In the interest of fostering an open and welcoming environment, we as 6 | contributors and maintainers pledge to making participation in our project and 7 | our community a harassment-free experience for everyone, regardless of age, body 8 | size, disability, ethnicity, gender identity and expression, level of experience, 9 | nationality, personal appearance, race, religion, or sexual identity and 10 | orientation. 11 | 12 | ## Our Standards 13 | 14 | Examples of behavior that contributes to creating a positive environment 15 | include: 16 | 17 | * Using welcoming and inclusive language 18 | * Being respectful of differing viewpoints and experiences 19 | * Gracefully accepting constructive criticism 20 | * Focusing on what is best for the community 21 | * Showing empathy towards other community members 22 | 23 | Examples of unacceptable behavior by participants include: 24 | 25 | * The use of sexualized language or imagery and unwelcome sexual attention or 26 | advances 27 | * Trolling, insulting/derogatory comments, and personal or political attacks 28 | * Public or private harassment 29 | * Publishing others' private information, such as a physical or electronic 30 | address, without explicit permission 31 | * Other conduct which could reasonably be considered inappropriate in a 32 | professional setting 33 | 34 | ## Our Responsibilities 35 | 36 | Project maintainers are responsible for clarifying the standards of acceptable 37 | behavior and are expected to take appropriate and fair corrective action in 38 | response to any instances of unacceptable behavior. 39 | 40 | Project maintainers have the right and responsibility to remove, edit, or 41 | reject comments, commits, code, wiki edits, issues, and other contributions 42 | that are not aligned to this Code of Conduct, or to ban temporarily or 43 | permanently any contributor for other behaviors that they deem inappropriate, 44 | threatening, offensive, or harmful. 45 | 46 | ## Scope 47 | 48 | This Code of Conduct applies both within project spaces and in public spaces 49 | when an individual is representing the project or its community. Examples of 50 | representing a project or community include using an official project e-mail 51 | address, posting via an official social media account, or acting as an appointed 52 | representative at an online or offline event. Representation of a project may be 53 | further defined and clarified by project maintainers. 54 | 55 | ## Enforcement 56 | 57 | Instances of abusive, harassing, or otherwise unacceptable behavior may be 58 | reported by contacting the project team at https://github.com/contact/report-abuse. All 59 | complaints will be reviewed and investigated and will result in a response that 60 | is deemed necessary and appropriate to the circumstances. The project team is 61 | obligated to maintain confidentiality with regard to the reporter of an incident. 62 | Further details of specific enforcement policies may be posted separately. 63 | 64 | Project maintainers who do not follow or enforce the Code of Conduct in good 65 | faith may face temporary or permanent repercussions as determined by other 66 | members of the project's leadership. 67 | 68 | ## Attribution 69 | 70 | This Code of Conduct is adapted from the [Contributor Covenant][homepage], version 1.4, 71 | available at [http://contributor-covenant.org/version/1/4][version] 72 | 73 | [homepage]: http://contributor-covenant.org 74 | [version]: http://contributor-covenant.org/version/1/4/ 75 | -------------------------------------------------------------------------------- /CONTRIBUTING.md: -------------------------------------------------------------------------------- 1 | ## Contributing 2 | 3 | Hi there! We're thrilled that you'd like to contribute to this project. Your help is essential for keeping it great. 4 | 5 | Please note that this project is released with a [Contributor Code of Conduct][code-of-conduct]. By participating in this project you agree to abide by its terms. 6 | 7 | ## Submitting a pull request 8 | 9 | 0. [Fork][fork] and clone the repository 10 | 0. Configure and install the dependencies: `script/bootstrap` 11 | 0. Make sure the tests pass on your machine: `script/cibuild` 12 | 0. Create a new branch: `git checkout -b my-branch-name` 13 | 0. Make your change, add tests, and make sure the tests still pass 14 | 0. Push to your fork and [submit a pull request][pr] 15 | 0. Pat your self on the back and wait for your pull request to be reviewed and merged. 16 | 17 | Here are a few things you can do that will increase the likelihood of your pull request being accepted: 18 | 19 | - Follow the [style guide][style]. 20 | - Write tests. 21 | - Keep your change as focused as possible. If there are multiple changes you would like to make that are not dependent upon each other, consider submitting them as separate pull requests. 22 | - Write a [good commit message](http://tbaggery.com/2008/04/19/a-note-about-git-commit-messages.html). 23 | 24 | ## Resources 25 | 26 | - [Contributing to Open Source on GitHub](https://guides.github.com/activities/contributing-to-open-source/) 27 | - [Using Pull Requests](https://help.github.com/articles/using-pull-requests/) 28 | - [GitHub Help](https://help.github.com) 29 | 30 | [fork]: https://github.com/pages-themes/modernist/fork 31 | [pr]: https://github.com/pages-themes/modernist/compare 32 | [style]: http://ben.balter.com/jekyll-style-guide/ 33 | [code-of-conduct]: CODE_OF_CONDUCT.md 34 | -------------------------------------------------------------------------------- /Gemfile: -------------------------------------------------------------------------------- 1 | source 'https://rubygems.org' 2 | 3 | gemspec 4 | 5 | gem 'execjs' 6 | gem 'therubyracer' 7 | gem "github-pages", group: :jekyll_plugins 8 | 9 | -------------------------------------------------------------------------------- /LICENSE: -------------------------------------------------------------------------------- 1 | CC0 1.0 Universal 2 | 3 | Statement of Purpose 4 | 5 | The laws of most jurisdictions throughout the world automatically confer 6 | exclusive Copyright and Related Rights (defined below) upon the creator and 7 | subsequent owner(s) (each and all, an "owner") of an original work of 8 | authorship and/or a database (each, a "Work"). 9 | 10 | Certain owners wish to permanently relinquish those rights to a Work for the 11 | purpose of contributing to a commons of creative, cultural and scientific 12 | works ("Commons") that the public can reliably and without fear of later 13 | claims of infringement build upon, modify, incorporate in other works, reuse 14 | and redistribute as freely as possible in any form whatsoever and for any 15 | purposes, including without limitation commercial purposes. These owners may 16 | contribute to the Commons to promote the ideal of a free culture and the 17 | further production of creative, cultural and scientific works, or to gain 18 | reputation or greater distribution for their Work in part through the use and 19 | efforts of others. 20 | 21 | For these and/or other purposes and motivations, and without any expectation 22 | of additional consideration or compensation, the person associating CC0 with a 23 | Work (the "Affirmer"), to the extent that he or she is an owner of Copyright 24 | and Related Rights in the Work, voluntarily elects to apply CC0 to the Work 25 | and publicly distribute the Work under its terms, with knowledge of his or her 26 | Copyright and Related Rights in the Work and the meaning and intended legal 27 | effect of CC0 on those rights. 28 | 29 | 1. Copyright and Related Rights. A Work made available under CC0 may be 30 | protected by copyright and related or neighboring rights ("Copyright and 31 | Related Rights"). Copyright and Related Rights include, but are not limited 32 | to, the following: 33 | 34 | i. the right to reproduce, adapt, distribute, perform, display, communicate, 35 | and translate a Work; 36 | 37 | ii. moral rights retained by the original author(s) and/or performer(s); 38 | 39 | iii. publicity and privacy rights pertaining to a person's image or likeness 40 | depicted in a Work; 41 | 42 | iv. rights protecting against unfair competition in regards to a Work, 43 | subject to the limitations in paragraph 4(a), below; 44 | 45 | v. rights protecting the extraction, dissemination, use and reuse of data in 46 | a Work; 47 | 48 | vi. database rights (such as those arising under Directive 96/9/EC of the 49 | European Parliament and of the Council of 11 March 1996 on the legal 50 | protection of databases, and under any national implementation thereof, 51 | including any amended or successor version of such directive); and 52 | 53 | vii. other similar, equivalent or corresponding rights throughout the world 54 | based on applicable law or treaty, and any national implementations thereof. 55 | 56 | 2. Waiver. To the greatest extent permitted by, but not in contravention of, 57 | applicable law, Affirmer hereby overtly, fully, permanently, irrevocably and 58 | unconditionally waives, abandons, and surrenders all of Affirmer's Copyright 59 | and Related Rights and associated claims and causes of action, whether now 60 | known or unknown (including existing as well as future claims and causes of 61 | action), in the Work (i) in all territories worldwide, (ii) for the maximum 62 | duration provided by applicable law or treaty (including future time 63 | extensions), (iii) in any current or future medium and for any number of 64 | copies, and (iv) for any purpose whatsoever, including without limitation 65 | commercial, advertising or promotional purposes (the "Waiver"). Affirmer makes 66 | the Waiver for the benefit of each member of the public at large and to the 67 | detriment of Affirmer's heirs and successors, fully intending that such Waiver 68 | shall not be subject to revocation, rescission, cancellation, termination, or 69 | any other legal or equitable action to disrupt the quiet enjoyment of the Work 70 | by the public as contemplated by Affirmer's express Statement of Purpose. 71 | 72 | 3. Public License Fallback. Should any part of the Waiver for any reason be 73 | judged legally invalid or ineffective under applicable law, then the Waiver 74 | shall be preserved to the maximum extent permitted taking into account 75 | Affirmer's express Statement of Purpose. In addition, to the extent the Waiver 76 | is so judged Affirmer hereby grants to each affected person a royalty-free, 77 | non transferable, non sublicensable, non exclusive, irrevocable and 78 | unconditional license to exercise Affirmer's Copyright and Related Rights in 79 | the Work (i) in all territories worldwide, (ii) for the maximum duration 80 | provided by applicable law or treaty (including future time extensions), (iii) 81 | in any current or future medium and for any number of copies, and (iv) for any 82 | purpose whatsoever, including without limitation commercial, advertising or 83 | promotional purposes (the "License"). The License shall be deemed effective as 84 | of the date CC0 was applied by Affirmer to the Work. Should any part of the 85 | License for any reason be judged legally invalid or ineffective under 86 | applicable law, such partial invalidity or ineffectiveness shall not 87 | invalidate the remainder of the License, and in such case Affirmer hereby 88 | affirms that he or she will not (i) exercise any of his or her remaining 89 | Copyright and Related Rights in the Work or (ii) assert any associated claims 90 | and causes of action with respect to the Work, in either case contrary to 91 | Affirmer's express Statement of Purpose. 92 | 93 | 4. Limitations and Disclaimers. 94 | 95 | a. No trademark or patent rights held by Affirmer are waived, abandoned, 96 | surrendered, licensed or otherwise affected by this document. 97 | 98 | b. Affirmer offers the Work as-is and makes no representations or warranties 99 | of any kind concerning the Work, express, implied, statutory or otherwise, 100 | including without limitation warranties of title, merchantability, fitness 101 | for a particular purpose, non infringement, or the absence of latent or 102 | other defects, accuracy, or the present or absence of errors, whether or not 103 | discoverable, all to the greatest extent permissible under applicable law. 104 | 105 | c. Affirmer disclaims responsibility for clearing rights of other persons 106 | that may apply to the Work or any use thereof, including without limitation 107 | any person's Copyright and Related Rights in the Work. Further, Affirmer 108 | disclaims responsibility for obtaining any necessary consents, permissions 109 | or other rights required for any use of the Work. 110 | 111 | d. Affirmer understands and acknowledges that Creative Commons is not a 112 | party to this document and has no duty or obligation with respect to this 113 | CC0 or use of the Work. 114 | 115 | For more information, please see 116 | 117 | -------------------------------------------------------------------------------- /README.md: -------------------------------------------------------------------------------- 1 | CNRV website. 2 | -------------------------------------------------------------------------------- /README.modernist.md: -------------------------------------------------------------------------------- 1 | # The Modernist theme 2 | 3 | [![Build Status](https://travis-ci.org/pages-themes/modernist.svg?branch=master)](https://travis-ci.org/pages-themes/modernist) [![Gem Version](https://badge.fury.io/rb/jekyll-theme-modernist.svg)](https://badge.fury.io/rb/jekyll-theme-modernist) 4 | 5 | *Modernist is a Jekyll theme for GitHub Pages. You can [preview the theme to see what it looks like](http://pages-themes.github.io/modernist), or even [use it today](#usage).* 6 | 7 | ![Thumbnail of modernist](thumbnail.png) 8 | 9 | ## Usage 10 | 11 | To use the Modernist theme: 12 | 13 | 1. Add the following to your site's `_config.yml`: 14 | 15 | ```yml 16 | theme: jekyll-theme-modernist 17 | ``` 18 | 19 | 2. Optionally, if you'd like to preview your site on your computer, add the following to your site's `Gemfile`: 20 | 21 | ```ruby 22 | gem "github-pages", group: :jekyll_plugins 23 | ``` 24 | 25 | 26 | 27 | ## Customizing 28 | 29 | ### Configuration variables 30 | 31 | Modernist will respect the following variables, if set in your site's `_config.yml`: 32 | 33 | ```yml 34 | title: [The title of your site] 35 | description: [A short description of your site's purpose] 36 | ``` 37 | 38 | Additionally, you may choose to set the following optional variables: 39 | 40 | ```yml 41 | show_downloads: ["true" or "false" to indicate whether to provide a download URL] 42 | google_analytics: [Your Google Analytics tracking ID] 43 | ``` 44 | 45 | ### Stylesheet 46 | 47 | If you'd like to add your own custom styles: 48 | 49 | 1. Create a file called `/assets/css/style.scss` in your site 50 | 2. Add the following content to the top of the file, exactly as shown: 51 | ```scss 52 | --- 53 | --- 54 | 55 | @import "{{ site.theme }}"; 56 | ``` 57 | 3. Add any custom CSS (or Sass, including imports) you'd like immediately after the `@import` line 58 | 59 | ### Layouts 60 | 61 | If you'd like to change the theme's HTML layout: 62 | 63 | 1. [Copy the original template](https://github.com/pages-themes/modernist/blob/master/_layouts/default.html) from the theme's repository
(*Pro-tip: click "raw" to make copying easier*) 64 | 2. Create a file called `/_layouts/default.html` in your site 65 | 3. Paste the default layout content copied in the first step 66 | 4. Customize the layout as you'd like 67 | 68 | ## Roadmap 69 | 70 | See the [open issues](https://github.com/pages-themes/modernist/issues) for a list of proposed features (and known issues). 71 | 72 | ## Project philosophy 73 | 74 | The Modernist theme is intended to make it quick and easy for GitHub Pages users to create their first (or 100th) website. The theme should meet the vast majority of users' needs out of the box, erring on the side of simplicity rather than flexibility, and provide users the opportunity to opt-in to additional complexity if they have specific needs or wish to further customize their experience (such as adding custom CSS or modifying the default layout). It should also look great, but that goes without saying. 75 | 76 | ## Contributing 77 | 78 | Interested in contributing to Modernist? We'd love your help. Modernist is an open source project, built one contribution at a time by users like you. See [the CONTRIBUTING file](CONTRIBUTING.md) for instructions on how to contribute. 79 | 80 | ### Previewing the theme locally 81 | 82 | If you'd like to preview the theme locally (for example, in the process of proposing a change): 83 | 84 | 1. Clone down the theme's repository (`git clone https://github.com/pages-themes/modernist`) 85 | 2. `cd` into the theme's directory 86 | 3. Run `script/bootstrap` to install the necessary dependencies 87 | 4. Run `bundle exec jekyll serve` to start the preview server 88 | 5. Visit [`localhost:4000`](http://localhost:4000) in your browser to preview the theme 89 | 90 | ### Running tests 91 | 92 | The theme contains a minimal test suite, to ensure a site with the theme would build successfully. To run the tests, simply run `script/cibuild`. You'll need to run `script/bootstrap` one before the test script will work. 93 | -------------------------------------------------------------------------------- /RVSC2022/20220602-RVSC22-CFP.md: -------------------------------------------------------------------------------- 1 | # RISC-V Summit China 2022 开始演讲征集，欢迎参与旁听6月6日的峰会筹备会议 2 | 3 | 等待了两个月，终于一切都变得好起来了！第二届RISC-V中国峰会即将开始征稿，欢迎中国及全球的RISC-V伙伴关注和投稿。今年举办时间暂定为8月24日至26日，主会定为线上举办（同期举办的活动可以选择线下组织，在上海、北京等城市可能会有小规模的meetup）。峰会的官网预计于下周上线，更多情报即将公开，敬请关注。 4 | 5 | 按照惯例，今年RISC-V中国峰会的筹备工作也会公开进行，欢迎参与或旁听每周一下午举行的筹备会议。第一次筹备会议将于6月6日举办，具体会议信息见文末。 6 | 7 | ## RISC-V Summit China 2022 Call for Talks 8 | 9 | The Summit will showcase the continued rapid expansion of the RISC-V ecosystem, with both commercial offerings and exciting open-source developments 10 | 11 | ### Time and Venue 12 | 13 | WHAT: RISC-V Summit China 2022. 14 | 15 | WHERE: Online (May have local meetup rooms) 16 | 17 | WHEN: Aug 24 - Aug 26, 2022 (Shanghai Timezone) 18 | 19 | ### Intro 20 | 21 | The RISC-V International, ShanghaiTech University and Institute of Software, Chinese Academy of Sciences will hold the second annual RISC-V Summit China online from Aug 24 to 26, 2022. The Summit is a major international event promoting RISC-V, bringing together the community for a multi-track conference, tutorials, exhibitions and more. Last year we had more than 1500 attendees in-person and more than 30k attendees online. According to the current COVID-19 prevention policy in China, the Summit will be held virtually(online) this year. 22 | 23 | This year’s conference program will feature exciting new projects, prototypes, technical capabilities and commercial implementations. The call for speakers for the RISC-V Summit is open through June 3 to July 2 and speakers will be notified before July 25. To submit your speaking proposal for the RISC-V Summit and learn more about the formats and types of sessions, submission guidelines and deadlines, please visit: https://easychair.org/conferences/?conf=rvsc2022 24 | 25 | The website for RVSC'22 will come soon. Please stay tuned. 26 | 27 | 28 | ### Topics 29 | (Includes and not limited to) 30 | • Applications, Application Verticals (AI, IoT, Autonomous, Intelligent Systems, etc.) 31 | • Architecture 32 | • Security 33 | • Software Ecosystem 34 | • Emulation, Simulation 35 | • Debugging + Tracing 36 | • Commercial and/or Open Source Implementations 37 | • Domain-specific Architecture, Purpose-built Accelerators 38 | • Education 39 | • Testing 40 | • Benchmarking 41 | 42 | ### Format and Types of Session 43 | • Talks / Lectures (1-2 speakers): Talks/Lectures are case studies or issue-oriented presentations on original research, groundbreaking ideas, or insights on future trends. Sessions should provide concrete examples, and contain both practical and theoretical information. No sales pitches, product launches/announcements. Each talk will have 25-minutes for presentation and 5-minutes QA. 44 | • Showcases: Showcases are sessions focused around product announcements and ecosystem developments for the organizations driving the development of RISC-V technology. 45 | • Panels: Panels are 30 or 50 minutes sessions, during which 4-6 panelists participate in a moderated discussion on a specific topic or theme. Panelists should offer differing viewpoints or experiences to help foster a dynamic discussion. Panel submissions should only list panelists and a moderator that have confirmed their participation within the proposal. 46 | • Tutorials: Tutorials may be interactive/hands-on and the focus is on education/training of participants on various technical topics. Please note technical requirements with submission. 47 | • Keynotes: Strategic/visionary/forward thinking presentations. Typically 20 to 25 minutes in length. No QA scheduled for keynotes. 48 | • Poster Sessions: Brief presentation and informal conversations about research topic. Posters displayed during networking reception. 49 | ### Important Dates 50 | 51 | • Submission Open: June 3, 2022 52 | • Submission Deadline: July 2, 2022 (AoE) 53 | • Author Notification: July 25, 2022 54 | • Final Agenda Announcement: July 30, 2022 55 | • Summit Open: Aug 24 – Aug 26, 2022 56 | 57 | 58 | ### About RISC-V International 59 | 60 | RISC-V (pronounced “risk-five”) is a free and open ISA enabling a new era of processor innovation through open standard collaboration. Founded in 2015, the RISC-V International comprises more than 530 members building the first open, collaborative community of software and hardware innovators powering a new era of processor innovation. RISC-V ISA delivers a new level of free, extensible software and hardware freedom on architecture, paving the way for the next 50 years of computing design and innovation. 61 | 62 | RISC-V World, a non-profit organization controlled by its members, directs the future development and drives the adoption of the RISC-V ISA. Members of the RISC-V World have access to and participate in the development of the RISC-V ISA specifications and related HW / SW ecosystem. 63 | 64 | ### 峰会筹备会议 65 | 66 | 按照惯例，今年RISC-V中国峰会的筹备工作也会公开进行，欢迎参与或旁听每周一下午举行的筹备会议。第一次筹备会议将于6月6日举办，具体会议信息见文末。 67 | 68 | Wei Wu - PLCT Lab is inviting you to a scheduled Zoom meeting. 69 | 70 | Topic: RISC-V Summit China 2022 筹备说明会 71 | Time: Jun 6, 2022 03:00 PM Beijing, Shanghai 72 | 73 | Join Zoom Meeting 74 | https://zoom.us/j/81798464377?pwd=VE9KM3VWeGllYStmRnB5L2RXa3F1QT09 75 | 76 | Meeting ID: 817 9846 4377 77 | Passcode: 476660 78 | 79 | ### 邮件垂询 80 | 81 | 如果感兴趣或者有任何问题，可以发邮件给RISC-V中国峰会的筹备联络人: 82 | 83 | "吴伟 " 84 | -------------------------------------------------------------------------------- /RVSC2022/20220617-RVSC-co-located-event-application.md: -------------------------------------------------------------------------------- 1 | # [RISC-V中国峰会] 同期活动的报名方式及注意事项 2 | 3 | ## 背景介绍 4 | 5 | 第二届RISC-V中国峰会即将开始征稿，欢迎中国及全球的RISC-V伙伴关注和投稿。今年举办时间暂定为8月24日至26日，主会定为线上举办。与此同时，计划在峰会所在那一周（8月20日至8月28日共9天）举办各类RISC-V的同期活动，欢迎各位组织者报名参与。 6 | 7 | ## 同期活动的范围 8 | 9 | 要求同期活动围绕RISC-V主题，包含且不限于面向RISC-V的新技术交流、RISC-V在教育课程中的应用、开源软件对RISC-V的支持与优化、RISC-V在信息安全中的应用等。 10 | 11 | ## 日期及举办规模 12 | 13 | 峰会同期活动的时间定义是从8月20日至8月28日，也就是从主会日期的前一个周六到下个周日都属于峰会同期活动的范围。 14 | 15 | 同期活动一般可以作为半天活动（3小时）或者全天的活动（6小时）。超过1天的活动原则上推荐作为独立的大会（conference）进行。 16 | 17 | ## 报名时间 18 | 19 | - 开始时间： 2022年6月20日 20 | - 第一轮截止时间： 2022年7月2日 21 | - 第一轮通知时间： 2022年7月9日 22 | - 第二轮截止时间： 2022年7月16日 23 | - 第二轮通知时间： 2022年7月23日 24 | 25 | ## 审核流程 26 | 27 | 同期活动由峰会的程序委员会和组织委员会共同决定是否接纳。其中程序委员会根据内容相关性决策，组织委员会根据疫情防控要求及峰会预算资源进行补充决策。 28 | 29 | ## 提交格式 30 | 31 | 同期活动的组织者需要通过峰会组委会建立的[报名页面](https://www.bagevent.com/event/8043590)进行提交。内容包括 32 | 33 | - 活动名称 34 | - 活动形式（纯线上、线上线下混合、纯线下） 35 | - 活动日期、时长 36 | - 组织方负责人姓名、电话、微信 37 | - 活动内容简介 38 | - 活动预期的观众 39 | - 活动能够给参与者带来什么收益 40 | - 需要峰会提供的资源和帮助 41 | - 其它说明事项 42 | 43 | ## 注意事项 44 | 45 | - 计划进行线下聚会的组织方需要自行承担疫情防控责任，提前至少8周向当地的新冠疫情防控办进行申请报备。峰会组委会不承担邀请报备及公安备案等义务。 46 | - 本地峰会包括同期活动在内，不建议跨城市人员流动。 47 | - 同期活动在宣发上有严格的品牌要求，请勿在未经峰会组委会确认同意的前提下使用峰会的名称、Logo、KV等进行宣传活动。 48 | 49 | 50 | ## 进一步咨询 51 | 52 | 如果感兴趣或者有任何问题，可以发邮件给RISC-V中国峰会的筹备联络人: 53 | 54 | "吴伟 " 55 | -------------------------------------------------------------------------------- /RVSC2022/20220627-RVSC-call-for-sponsors.md: -------------------------------------------------------------------------------- 1 | # RISC-V 中国峰会2022 赞助商火热招募中，目前钻石售罄、黄金赞助商仍有1席，欢迎垂询 2 | 3 | 第二届RISC-V中国峰会即将在8月24日至26日线上举办。同时，在峰会举办期间（8月20日至28日），在上海、北京等城市以及线上将会举行多场同期研讨会、新产品发布、展销会等活动。 4 | 5 | 目前演讲征集和赞助商征集正在火热进行中，欢迎各位厂商前来咨询峰会的赞助权益。 6 | 7 | [!image](/RVSC2022/images/RVSC2022-sponsor-benefits.png) 8 | 9 | 如果感兴趣或者有任何问题，可以发邮件给RISC-V中国峰会的筹备联络人: 10 | "吴伟 " 11 | 或直接添加微信 lazyparser （请标注【峰会】字样加速通过） 12 | -------------------------------------------------------------------------------- /RVSC2022/images/RVSC2022-sponsor-benefits.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/cnrv/home/8c2713f2e9baa533c7ca9f746d70e5f2fc09e045/RVSC2022/images/RVSC2022-sponsor-benefits.png -------------------------------------------------------------------------------- /RVWC2021/20210511-registration-is-open.md: -------------------------------------------------------------------------------- 1 | # 观众报名要抓紧！RISC-V中国峰会即将公布大会议程和同地活动 2 | 3 | 报名链接（参会免费）： https://www.bagevent.com/event/7314534 4 | 5 | 快讯：计划于6月21日至26日举行的第一届「RISC-V中国峰会」，目前已经完成了征稿和评审，而大会的完整议程计划于本周公布。本次大会共收到演讲投稿130篇，共接收 Keynote（主旨演讲） 6 个，邀请报告 11 个，正式报告（20分钟）19个，简短报告约50个。大会本次根据投稿情况，在已有分类基础上特别增设「香山处理器Session」，接收12篇香山处理器的分享。对于开源RISC-V处理器感兴趣的伙伴千万不要错过。 6 | 7 | 本次峰会的主会将从原计划三天扩充至四天，并且计划在6月24日至26日举办多个 workshop 和 tutorials 活动。目前已经接收超过15场同地活动的申请，包括 StarFive、芯来科技、Andes（晶心科技）、平头哥、全志等国内 RISC-V 知名企业都将在峰会期间举办技术沙龙。 8 | 9 | 峰会期间不仅有精彩的技术报告，主会场周边同时开放了大量展区，目前正在积极筹备阶段，欢迎到时候来现场逛一逛，感受一下RISC-V的热度。 10 | 11 | 感谢本次峰会的赞助商及主办方，承担了本次峰会的全部费用。本次峰会不仅免收门票费用，峰会举办期间还会提供免费的茶歇和午餐饭票。 12 | 13 | 由于目前仍处于疫情防御阶段，峰会主办方遵守上海市浦东新区防疫相关规定，目前开放共1500场次的门票，请感兴趣的小伙伴抓紧报名[1]！ 14 | 15 | 报名链接（参会免费）： https://www.bagevent.com/event/7314534 16 | 17 | [1] 请注意我们有可能根据疫情管控要求进行人员限流。报名成功后请留意手机短信通知。 18 | -------------------------------------------------------------------------------- /RVWC2021/20210616-travelling-notice.md: -------------------------------------------------------------------------------- 1 | # [参会须知] 第一届 RISC-V 中国峰会参会旅行提醒 2 | 3 | 第一届 RISC-V 中国峰会的参会/参展者，你好： 4 | 5 | 感谢您报名参加第一届 RISC-V 中国峰会。本次峰会举办时间为2021年6月21日至6月26日，其中主会从6月22日上午开始，持续到周五。期间共有超过16场同地活动，并有国内外知名RISC-V厂商布展，活动和礼品多多，千万不要错过。 6 | 7 | ### 疫情防控 8 | 9 | 目前，全球仍处于新冠肺炎大流行的紧张形势下，国内仍存在中高风险区，提醒我们不能放松对疫情防控的重视。请您在参会之前，务必阅读峰会官网上的疫情防控说明[1]。尤其需要说明的是，疫情防控会随着国内疫情形势而动态变化，请在出行前再次确认。进入峰会场地（上科大校园）需要出示 10 | （1）手机收到的峰会短信（在6月20日左右发送）、 11 | （2）健康码（必须是绿码）、 12 | （3）大数据行程卡（必须是绿码，且没有经过中高风险区）。如果您是外地来上海，建议您在出行前致电下榻酒店咨询。 13 | （4）身份证。或者护照。 14 | 15 | 峰会提供了一些酒店的折扣信息，并且预留了雅乐轩的80间房间。欢迎联系 [李迪老师 lidi@ict.ac.cn](mailto:lidi@ict.ac.cn) 咨询。 16 | 17 | 大会议程已经公开[2]。本次峰会提供了多个线上观看的直播地址。请留意峰会后续的消息推送。请关注本次峰会消息发布的微信公众号「CNRV」获取最新的消息推送。 18 | 19 | 有关本次峰会的同地活动，可以浏览峰会官网的同地活动页面[3]。周边酒店信息可以通过[4]查询。 20 | 21 | 感谢您的支持。下周见！ 22 | 23 | RISC-V 中国峰会 组织委员会 24 | 25 | [1] https://www.riscv-conf-china.com/cn/attendee-must-read.html 26 | [2] https://www.riscv-conf-china.com/cn/agenda.html 27 | [3] https://www.riscv-conf-china.com/cn/co-events.html 28 | [4] https://www.riscv-conf-china.com/cn/hotels.html 29 | 30 | ### 直播观看 31 | 32 | 峰会直播观看地址： 33 | 34 | - 半导体行业观察 35 | https://shangzhibo.tv/watch/10449728 36 | 37 | - 电子发烧友 38 | http://t.elecfans.com/live/1585.html 39 | 40 | - B站直播 41 | https://live.bilibili.com/10339607 42 | 43 | ### 补充报名 44 | 45 | 6月14日新公开的报名链接已经报满。为了让同地举办活动的参会者能够进入上科大校园，新开放了第三轮报名通道： 46 | 47 | RISC-V中国峰会2021补充报名（6月16日至6月20日） 48 | https://www.bagevent.com/event/7534263 49 | 50 | 注意不需要重复报名，填写一次就够了。等待6月20日左右的短信推送即可。 51 | 52 | ### 关于 RISC-V 峰会的提问 53 | 54 | 请联系组织方代表： 吴伟 55 | 微信号： lazyparser (添加时请标注“RISC-V峰会”) 56 | 邮箱： wuwei2016@iscas.ac.cn 57 | -------------------------------------------------------------------------------- /RVWC2021/20210620-RVWC2021-Notice.md: -------------------------------------------------------------------------------- 1 | # 第一届 RISC-V 中国峰会参会逛展指南 2 | 3 | 第一届 RISC-V 中国峰会明天6月21日就开始啦！周一会有芯来科技和中科院软件所的两场 workshop 作为开场活动，从6月22日开始是主会。期间还有各家厂商的 workshop 和 tutorials， 大量的开发版赠送。厂商展区也从6月22日开始，持续到24日结束。 4 | 5 | 眼花了？小编带你热身～ 6 | 7 | ### 线上观看 8 | 9 | 本次峰会可以全程在家平躺参会，一百多个技术演讲逐一呈现，在个人进步的道路上拒绝躺平。 10 | 11 | 峰会直播观看地址： 12 | 13 | - 半导体行业观察 14 | https://shangzhibo.tv/watch/10449728 15 | 16 | - 电子发烧友 17 | http://t.elecfans.com/live/1585.html 18 | 19 | - B站直播 20 | https://live.bilibili.com/10339607 21 | 22 | - DeepTech 23 | 待定 24 | 25 | - Zoom Webinar 26 | 待定 27 | 28 | ### 如何线下参会 29 | 30 | 由于疫情的缘故，本次峰会控制了报名的规模。会议地点在上海科技大学，进入会场前请检查自己的两个重要凭证： 31 | 32 | 1） 请检查自己是否收到了峰会的疫情防控通知和入校签到二维码链接短信。只有在峰会注册过的观众才会收到短信。 33 | 34 | 2） 每场进入校园都会检查行程卡。请提前通过大数据行程卡检查自己的行程。如果过去14天中行程有带星号的城市，或者不是绿码，那么是不能进入上科大校园的。请选择线上观看。 35 | 36 | ### 还能报名么？ 37 | 38 | 不能了。爆满。由于疫情的缘故，本次峰会控制了报名的规模。请线上参会。 39 | 40 | ### 峰会的亮点 41 | 42 | 1. 参会者全程免费，并且峰会期间所有的午餐和晚餐都有餐券、上午和下午都有茶歇。 43 | 2. 上科大的餐券非常厉害的，是代币券，可以在上科大的任何食堂和餐厅（除了教职工食堂）消费，而且可以多人一起凑一桌吃大餐。上科大学校里的食堂菜品花样丰富，小编吃过一次之后已经动起了重新高考的年头。 44 | 3. 峰会有8套 SEGGER J-Link、200 套 ESP-C3、 20 套全志哪吒开发版（2GB内存）、以及（或许）某刚上市的 RISC-V 开发板赠送。活动通过抽奖、问答等多种方式赠送。 45 | 4. 峰会期间会随机抽奖，抽奖在所有通过峰会或子活动报名的人中抽取，线上参会和线下参会完全一致的中奖概率。具体形式还在设计中，欢迎留言提供建议，尤其是如果有基于 RISC-V 的随机数发生器/抽奖器的话，请一定要留言通知小编。 46 | 5. 开放性。本次峰会全程直播，会后会有录像。本次峰会的程序委员会对于学生、初创公司、社区开发者、爱好者等都提供了大量的支持和演讲机会，力争让所有RISC-V生态的成员都有机会展示自己的工作。（所以本次峰会的时间比较长，报告也都比较紧凑。） 47 | 6. 公益性。本次峰会对初创公司的参展和赞助将门槛降低到了成本线，并对参会演讲的学生和社区开发者提供全额差旅住宿报销。 48 | 7. 还有很多特点。很多演讲的内容都非常希望跟大家介绍。还有一个小时就到22日了，来不及一一列举了，峰会见！ 49 | 50 | 51 | ### 我还想提问！ 52 | 53 | 欢迎通过微信公众号后台留言，或发邮件到 wuwei2016@iscas.ac.cn 吴伟（RISC-V国际基金会基金会中国区联络人）提问或联系。微信号 lazyparser （添加请标注自己的真实姓名和「RVWC」或「RISC-V峰会」字样） 54 | -------------------------------------------------------------------------------- /_config.yml: -------------------------------------------------------------------------------- 1 | title: CNRV 2 | description: 关注RISC-V和Chisel以及开源IC和EDA在中国的发展 3 | show_downloads: false 4 | google_analytics: UA-102898438-1 5 | theme: 6 | markdown: redcarpet 7 | redcarpet: 8 | extensions: 9 | - no_intra_emphasis 10 | - fenced_code_blocks 11 | - autolink 12 | - tables 13 | - strikethrough 14 | - superscript 15 | - with_to_data 16 | -------------------------------------------------------------------------------- /_includes/google-analytics.html: -------------------------------------------------------------------------------- 1 | 11 | -------------------------------------------------------------------------------- /_layouts/default.html: -------------------------------------------------------------------------------- 1 | 2 | 3 | 4 | 5 | 6 | {{ page.title }} - CNRV 7 | 8 | 9 | 10 | 11 | 12 | 13 | 14 | 15 | 16 | 19 | 20 | 21 | 30 | 31 | 32 |
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本作品采用知识共享署名-非商业性使用-相同方式共享 3.0 中国大陆许可协议进行许可。 122 | -------------------------------------------------------------------------------- /articles/20210512-riscv-bilibili.md: -------------------------------------------------------------------------------- 1 | # RISC-V国际基金会现已登陆B站（哔哩哔哩） 2 | 3 | 作为一个充满活力的文化社区和视频平台，哔哩哔哩（Bilibili）吸引着大量中国年轻一代的关注和追捧。为了提高 RISC-V 在国内的知名度，为国内 RISC-V 从业者和爱好者提供一个互动交流的平台，我们在 Bilibili 上开通了 RISC-V 国际基金会的账号，并上传了系列视频。后续会不定期更新RISC-V的相关内容，一起来关注我们吧。 4 | 5 | 我们的账号是：RISCV国际基金会，URL是： 6 | 7 | https://space.bilibili.com/1121469705/video 8 | 9 | 目前已经将 RISC-V 国际基金会在油管上的视频全部上传了。请大家多多关注，一键三连！ 10 | 11 | As an energetic cultural community and video platform, Bilibili attracts the attention and pursuit of a large number of young Chinese generations. In order to increase the popularity of RISC-V in China and provide a platform for Chinese RISC-V workers and amateurs to interact and communicate, the account of RISC-V International has been opened on Bilibili and a series of videos has been uploaded. And related content of RISC-V will be updated constantly on it. Let’s follow it! 12 | 13 | The account name is: RISCV国际基金会. The website is: https://space.bilibili.com/1121469705/video 14 | -------------------------------------------------------------------------------- /articles/20210519-RVI-Intership.md: -------------------------------------------------------------------------------- 1 | # 延长一周！由 RISC-V 国际基金会组织的暑期实习项目正在开放申请 2 | 3 | RISC-V 国际基金会组织的 RISC-V 暑期实习项目，延长一周，感兴趣的同学可以抓紧申请： 4 | 5 | ### MLIR Convolution Vectorization 6 | 7 | [RISC-V Mentorship: MLIR Convolution Vectorization](https://mentorship.lfx.linuxfoundation.org/project/f994928b-8998-4cd3-b66e-c576aa99c9d5) 8 | 9 | The RISC-V Mentorship Program enables one or more 12-week internship-style projects per session, funded by RISC-V, to match mentors/project leaders together with mentees/interns . Mentees are guided through a series of milestones by one or more project mentors, with whom the mentees meet on a weekly basis. 10 | 11 | Convolution is the core operation of deep learning models and computer vision applications. MLIR supports various convolution operations. Our project is to vectorize them for the RISC-V backend. There are several methods to implement convolution vectorization, such as optimizing nested loops, implementing vectorization algorithm, converting to GEMM, etc. This project needs to choose a vectorization method and implement a conversion pass for the convolution operations. As for the vector semantic support, MLIR has the “Vector” dialect for the general vector abstraction, and it also allows the backend-specific vector dialect, such as the “x86vector” dialect, “arm_neon” dialect, and “arm_neon” dialect. Like these dialects, the project also needs to propose an “RVV” dialect and work with existing dialects and tools. 12 | 13 | Deliverables: 14 | - An MLIR “RVV” Dialect. (Operations in the dialect can support the convolution vectorization) 15 | - A conversion pass to vectorize convolution operations in “Linalg” dialect with “RVV” dialect enabled. 16 | - A conversion pass to lower the operations in “RVV” dialect to “LLVM IR” dialect. 17 | - Unit tests for “RVV” dialect and conversion passes. 18 | 19 | ### 给 V8 添加 RV32G 后端 20 | 21 | [RISC-V Mentorship: Porting V8 to RISC-V R32G](https://mentorship.lfx.linuxfoundation.org/project/2021e650-c533-4671-afed-bf87c089af09) 22 | 23 | The RISC-V Mentorship Program enables one or more 12-week internship-style projects per session, funded by RISC-V, to match mentors/project leaders together with mentees/interns . Mentees are guided through a series of milestones by one or more project mentors, with whom the mentees meet on a weekly basis. 24 | 25 | This program pairs one mentee with an experienced mentor to deliver a V8 JavaScript engine port for a 32-bit RISC-V core. 26 | 27 | The V8 JavaScript engine for RISCV64G has been upstreamed to Chromium recently. As a basic component for the Chromium web browser and node.js, it would enlarge RISCV’s application scenario. Although RV32G V8 port would be quite similar to RV64G V8 port , it is still in the TODO list. Porting and enable the RV32G on V8 will bring the embedded RISCV software ecosystem more applications, make RISC-V embed processors more competitive. 28 | 29 | Deliverables (bullet list of components and the changes expected): 30 | - Turbofan backend implementation 31 | - Embedded simulator implementation 32 | - Corresponding unit tests implementation 33 | - Regression tests pass 34 | 35 | Acceptance criteria (bullet list with measurable results defined): 36 | - RV32G cross-compiled and simulator build on both debug and release configuration should be passed 37 | - A helloworld demo should run successfully on both the embedded simulator and a real or emulated hardware (i.e. a real board or QEMU emulation). 38 | - 97% of the regression test should pass 39 | 40 | ### 给 V8 的 RISC-V 后端添加 V 扩展 41 | 42 | [RISC-V Mentorship: Adding Vector Extension to V8/RV64G port](https://mentorship.lfx.linuxfoundation.org/project/ba333574-1ce7-4fc7-9c56-901337672273) 43 | 44 | The RISC-V Mentorship Program enables one or more 12-week internship-style projects per session, funded by RISC-V, to match mentors/project leaders together with mentees/interns . Mentees are guided through a series of milestones by one or more project mentors, with whom the mentees meet on a weekly basis. 45 | 46 | The WebAssembly SIMD ISA is fully supported in the main-stream architecture backend in the V8 JavaScript engine. However, as the RV64G V8 has just been upstreamed and the RISC-V Vector extension is still under the final ratify, the WebAssembly SIMD support for RISC-V with Vector extension has remained to be implemented. In this work, the “liftoff” compiler for WebAssembly, the register allocation for the standalone vector register files, and the assembler of the vector instructions should be coded. Mapping the WebAssembly’s 128bit SIMD instructions to the 128bit wide RISC-V Vector instructions could greatly accelerate those data and computation intensive WebAssembly applications. 47 | 48 | Deliverables: 49 | - instruction selection for the RISC-V Vector instructions in the liftoff compiler 50 | - vector register description and allocation in the Turbofan backend 51 | - assembler and disassembler of the RISC-V Vector instructions 52 | - implement the RISC-V Vector instructions in the embedded simulator 53 | - corresponding unit tests implementation 54 | - regression tests pass 55 | 56 | 57 | ### Porting Spidermonkey to RISC-V 58 | [RISC-V Mentorship: Porting Spidermonkey to RISC-V](https://mentorship.lfx.linuxfoundation.org/project/fb9e1ba6-d6ed-40b5-82b5-ee1089ef050a) 59 | 60 | The RISC-V Mentorship Program enables one or more 12-week internship-style projects per session, funded by RISC-V, to match mentors/project leaders together with mentees/interns . Mentees are guided through a series of milestones by one or more project mentors, with whom the mentees meet on a weekly basis. 61 | 62 | Spidermonkey is the JavaScript Engine inside Firefox. It has JIT compilers for generating native binary codes on the fly. This project aims to porting Spidermonkey to RV64GC platform. 63 | 64 | Basic knowledge of compilers and language virtual machines are needed. 65 | 66 | Deliverables: 67 | - Cross-compile Spidermonkey to RV64GC Linux (Fedora) platform. 68 | - Patches that let Spidermonkey running on RV64GC Linux under interpreter mode. 69 | - Porting the baseline compilers so that Spidermonkey can enable at least one JIT compiler on RV64GC platform 70 | - Submit all patches to upstream for code review (merging into upstream is encouraged but not required) 71 | 72 | Acceptance criteria: 73 | - Pass the regression tests in the Spidermonkey. 74 | - Get performance data by running SunSpider, Octane and Kraken benchmarks on the RISC-V machine (RV64GC) or software simulator (QEMU). 75 | -------------------------------------------------------------------------------- /articles/20210722-Mi-V-Virtual-Summit-Conference-2021.md: -------------------------------------------------------------------------------- 1 | # Mi-V Virtual Summit Conference 2021 2 | 3 | 7月21日到7月22日（就是现在～） 4 | 5 | 看到有 Chris Lattner 的报告，还有一些大佬的。有兴趣可以听一听。 6 | 7 | 以下是会议的原文： 8 | 9 | We invite you to explore the Mi-V RISC-V® ecosystem during the first Mi-V Virtual Summit Conference. This event is a technology showcase that will bring together an esteemed group of innovators, academics, clients and collaborators. 10 | 11 | The Mi-V Virtual Summit Conference will deliver valuable information about solutions, hardware, tools and Intellectual Property (IP) that are available for the PolarFire® SoC FPGA family. As the industry continues to shift towards digital-only events, the Mi-V Virtual Summit Conference will deliver engaging and high-quality content from our Mi-V ecosystem partners. You can look forward to participating in: 12 | 13 | - Panel discussions 14 | - Paper presentations 15 | - Solution demos 16 | - Keynote presentations 17 | - A virtual tradeshow floor 18 | 19 | https://events.microchip.com/mivsummit2021 20 | 21 | https://www.microchip.com/en-us/about/events/mi-v-virtual-summit-conference 22 | -------------------------------------------------------------------------------- /articles/20210804-StarFive-on-StarLight-Board.md: -------------------------------------------------------------------------------- 1 | # 赛昉科技开源单板计算硬件平台将于今年第三季度末正式发布 2 | 3 | ## 背景 4 | 5 | 今年初，赛昉科技与 BeagleBoard 社区合作，推出了 BeagleV 星光板。第一代版本出了三千多套。昨天 BeagleBoard 社区发布了公告[1,2]表示第一代星光板将不会被量产。这让 RISC-V 社区的伙伴（尤其是东亚时区）有了担忧和困惑。今天赛昉科技发布了通告，表示将会继续迭代推出新的开发板。后续可能与 Radxa 进行合作。 6 | 7 | [1] The Future of BeagleV 8 | https://forum.beagleboard.org/t/the-future-of-beaglev/30462 9 | "...the BeagleV Starlight board will not be going into production and no additional units will be made." 10 | 11 | [2] The Future of BeagleV™ community 12 | https://forum.beagleboard.org/t/the-future-of-beaglev-community/30463 13 | 14 | 转载[通告全文](https://mp.weixin.qq.com/s/1IAW0QzXHg1WeKBzHL5zGQ)如下： 15 | 16 | ## 赛昉开源单板计算硬件平台将于今年第三季度末正式发布 17 | 18 | 赛昉科技自成立以来一直致力于推动全球基于RISC-V开源软硬件生态的发展，鉴于BeagleV Starlight联合版本的开发板不再量产，赛昉科技尊重合作方的选择与决定，感谢Beagle Board社区全体开发人员带来的贡献，同时也欢迎未来在合适的时候能够继续合作，赛昉科技将一如既往的秉承开源开放，合作共赢的态度，联合合作伙伴瑞莎科技（Radxa）共同推出新的开源单板计算硬件平台，该平台仍采用惊鸿7100视觉处理芯片，相关各项开发、调试、生产、测试工作均在稳步推进中，该款单板计算机将于2021年第三季度末正式对外发布，而增加了GPU特性支持的下一代惊鸿7110芯片也即将量产，相关开发平台工作均已全面开展。 19 | 赛昉科技将会以开放的心态携手openEuler、OpenAtom OpenHarmony、Fedora、openSUSE、Pine64等等开源社区，共同为全球RISC-V生态发展提供强有力的支撑。 20 | 21 | ## StarFive to release open source single board platform Q3 2021 22 | 23 | At Starfive Technology, we have been committed to promoting the development of the global RISC-V open source software and hardware ecosystem since we were founded. Although the BeagleV-StarLight joint development board is no longer in mass production, we completely respect our partner’s decision and appreciate the contribution of all developers in the Beagle Board community. We look forward to collaborating again in the near future, and will continue to uphold our attitude in creating mutually beneficial open source collaborations. Joint with Radxa, we will launch a new open source single board hardware platform using the same JH7100 vision processing chip. At this stage, all related development, debugging, production, and testing work are progressing steadily. The single board computer will be officially released by the end of Q3 2021, and the next-generation JH7110 chipwith new GPU feature support will soon be mass produced. Work related to the development platform has been fully carried out. 24 | In the future, StarFive will continue to collaborate with openEuler, OpenAtom OpenHarmony, Fedora, openSUSE, Pine64 and other open source communities to provide strong support for the development of the global RISC-V ecosystem. 25 | -------------------------------------------------------------------------------- /articles/20211111-RVI-Open-Hours.md: -------------------------------------------------------------------------------- 1 | # RISC-V Open Hours: 来不及解释了，快加入会议！ 2 | 3 | 11月11日今天11点开始。 4 | 5 | From: Drew Fustini 6 | 7 | 6:28 AM (3 hours ago) 8 | 9 | Hello all, 10 | 11 | Our next Open Hours is just under 4.5 hours at 7:00 PM US PST (Wednesday night in US) which is 11:00 AM Thursday morning in Beijing, China. Please join me for discussion of the latest happenings in the world of RISC-V. 12 | 13 | Slides to get discussion going: 14 | https://docs.google.com/presentation/d/175CCkBdWods8N0-ka_-i8C4khK_Pt05-ns6odgonxyk/edit?usp=sharing 15 | 16 | RSVP on this community event page attend and it should send you to the Zoom link. https://community.riscv.org/events/details/risc-v-international-risc-v-open-hours-presents-risc-v-open-hours-1/ 17 | 18 | However, if there is a problem, then this is the Zoom link that I have in my calendar which I believe should work: 19 | https://zoom.us/j/99153072717?pwd=QUVXVG5CZXZqSmRkTWdlM3dWcm5KQT09#success 20 | 21 | I have the host code ahead of time so we should not have problem like in the past :) 22 | 23 | Thanks, 24 | Drew 25 | 26 | 通过 Zoom Webinar 形式创建的会议，需要登陆下RISC-V的社区系统提交下邮箱地址来收取链接地址。进入的时候可能需要输入邮箱地址（也可能不需要）。 27 | 28 | # 2021年10月 RISC-V Open Hours 会议录像已上传B站 29 | 30 | Open Hours October 13, 2021 31 | https://www.bilibili.com/video/BV1dr4y1y7j9 32 | 33 | RISC-V Open Hours September 15, 2021 34 | https://www.bilibili.com/video/BV1pu411f7k1 35 | -------------------------------------------------------------------------------- /articles/20211122-JD-AOSP-Porting.md: -------------------------------------------------------------------------------- 1 | # AOSP RISC-V 移植项目开始招实习生啦！ PLCT Lab 新开放岗位，来为RISC-V和开源软件做点贡献吧！ 2 | 3 | 今天新出来的岗位，热乎的！ 4 | 5 | ### NJ57 Android(AOSP) RISC-V 移植开发实习生（每个子项目2-3人） 6 | 7 | PLCT全称是程序语言与编译技术实验室，隶属于中科院软件所智能软件研究中心（ISRC），致力于成为编译技术领域的开源领导者，推进开源工具链及运行时系统等软件基础设施的技术革新，具备主导开发和维护重要基础设施的技术及管理能力。与此同时，努力成为编译领域培养尖端人才的黄埔军校，推动先进编译技术在国内的普及和发展。 8 | 9 | **工作内容** 10 | 11 | 由阿里巴巴平头哥主导的 AOSP RISC-V 移植项目已经有了比较大的进展，初步的工作已经开源到了GitHub上。 12 | Android Open Source Project 是一个非常宏大的项目，要完成移植工作需要非常多的贡献者的努力。 13 | PLCT Lab 是最早开始公开进行 AOSP RISC-V 移植的团队， 并在平头哥开源更为完整的 AOSP 移植工作之后， 跟平头哥一起加入到了 RISC-V 国际基金会协调下的 AOSP 移植工作组（Android SIG）。 14 | 我们希望招募看好RISC-V长远发展的同学，参与到 AOSP RISC-V 项目中来。 15 | 16 | **岗位要求** 17 | 18 | 1. 自我评价LV2以上。由自学和钻研技术的热情。在投递简历之前，尝试阅读或编译过 AOSP RISC-V 的代码。 19 | 2. 对于 RISC-V 指令集和相关的标准有强烈的兴趣和信心。 20 | 21 | 远程实习，支持全球实习工资支付（中国学生必须是国内银行卡，国际学生可以用境外卡支付）。实习随时可以开始随时可以暂停随时可以结束。 22 | 23 | 24 | ## 如何正确的投递简历 25 | 26 | 在投递简历之前最好对我们有更多一点了解。以下是阅读材料： 27 | 28 | - [极简项目管理](https://github.com/lazyparser/minimalist-team-leader) 是目前PLCT实验室的管理方式，实习生也在管理范围内。请先阅读。 29 | - [我们如何进行实习生招聘](https://github.com/lazyparser/weloveinterns/blob/master/how-do-we-interview-interns.md) 30 | - [我们如何对实习生进行能力评定和培养](https://github.com/lazyparser/weloveinterns/blob/master/how-do-we-rank-interns.md) 31 | - [实习生生存手册](https://github.com/lazyparser/survivial-manual-for-interns) 目前还在断断续续的撰写中，欢迎围观和贡献PR (Pull Requests) 32 | 33 | 阅读之后，接下来就可以发邮件了。以下内容请认真阅读。不符合条件邮件不会收到回复。 34 | 35 | 有意者请投递简历至： 36 | **吴老师 wuwei2016@iscas.ac.cn** 37 | 38 | 邮件标题请注明： 39 | **岗位编号 - 姓名 - 手机号码 - 学校** 40 | 41 | 邮件正文请: 42 | **进行跟应聘职位相关的自我介绍**，不超过300字。 43 | 44 | 邮件必须附带简历。**没有PDF格式简历的邮件不保证会收到回复**。 45 | 46 | ## 所有实习生共性要求（技术类） 47 | 48 | 开放岗位的入职要求（教学助理等非技术类的同学只需要满足前两条）： 49 | 50 | 1. 良好的沟通理解能力、能够观察和感知他人的态度和观点。能够主动沟通、遇到计划外或坏消息能够大声的说出来。 51 | 2. 知道如何陈述bugs/issues以及向其他人求助，如何不浪费同事的时间，将复现bug需要的信息提供完整。 52 | 3. 能力值评定一般要求达到LV2级别及以上。参见：[我们如何面试实习生](https://github.com/lazyparser/weloveinterns/blob/master/how-do-we-interview-interns.md)，[我们如何给实习生评级](https://github.com/lazyparser/weloveinterns/blob/master/how-do-we-rank-interns.md)。 53 | 4. 热爱编程，经常写代码。C/C++/Java/JavaScript 任何一种常见语言都可以。 54 | 5. 熟练使用 Linux 命令行；会一点 Python/Bash 脚本进行自动化。 55 | 6. 熟练使用 Google 搜索引擎。 56 | 7. 熟练使用 Git，能够自己 rebase 解决 conflicts。 57 | 8. （加分）自学了 RISC-V 指令集，包括 RV32GC 和 RV64GC。在自己的电脑上部署运行起来QEMU-RISCV64以及Spike模拟器。 58 | 9. （加分）对于网络知识有基本了解并熟练使用，例如SSH任意端口登陆、Port Forwarding、反向链接、ProxyCommand 等配置自行掌握。 59 | 60 | 点击原文可以调转到公开的实习生仓库： 61 | https://github.com/plctlab/weloveinterns/blob/master/open-internships.md 62 | -------------------------------------------------------------------------------- /articles/20220204-RISCV-LFX-Mentorship.md: -------------------------------------------------------------------------------- 1 | # 抓紧时间，RISC-V国际实习项目报名2月13日截止！ 2 | 3 | RISC-V Mentorship Program 4 | 5 | The RISC-V Mentorship Program enables one or more internship-style projects per 12-week session which match mentors and project leaders together with mentees and interns. Mentees are guided through a series of milestones by one or more project mentors through their project work and weekly meetings. 6 | 7 | ## Spring 2022 Session 8 | 9 | Spring Term: March 1st – May 31st, 2022 10 | 11 | Timeline: 12 | 13 | - Accepting proposals for mentorships: October 19 – November 28, 2021 14 | - Selected mentorships notified: December 3, 2021 15 | - Mentorships available on LFX Mentorship: January 14th, 2022 16 | - Applications open: January 11th – February 13th (4 weeks) 17 | - Application review/admission decisions/HR paperwork: February 14th – February 28th 18 | 19 | Once available, mentorships will be available on the RISC-V Careers page and LFX Mentorship. 20 | 21 | Internship information from LFX Mentorship, including eligibility and information about stipends. 22 | 23 | B站视频链接： 24 | 25 | Implementing Vectorised 2D Correlation using MLIR - Prathamesh Tagore, RISC-V Mentorship 26 | 27 | https://www.bilibili.com/video/BV1zZ4y1o7yH 28 | -------------------------------------------------------------------------------- /articles/20220225-openeuler-riscv-sig-call-maintainers.md: -------------------------------------------------------------------------------- 1 | # Maintainer邀请！openEuler RISC-V SIG 正在积极寻求开源软件维护者加入oE/RV社区 2 | 3 | openEuler 是诞生于国内的一个非常年轻的 Linux 发行版，目前已经在 x86 和 Arm64 上做到了商业支持。 4 | 而在 RISC-V 架构上，目前还没有达到可以随 openEuler 22.03 发布的完善程度，并且对比 Debian、Fedora 等发行版的 RISC-V 支持，还有很大的距离需要赶超。 5 | 6 | 基于以上情况，负责 RISC-V 架构支持的 openEuler RISC-V SIG 在近期开始使用 ORSP (openEuler RISC-V SIG Proposal) 的方式开始重新组织社区力量开展工作，并借助于中国科学院软件研究所智能软件研究中心新成立的RISC-V操作系统测试团队（TARSIER团队），开始招募大量的RISC-V爱好者进行测试和修包。 7 | 8 | 但是我们很快就发现，仅仅依靠TARSIER团队的几个员工和几十个实习生是无法在一两个月内完成所有 8000+ 个软件仓库的适配和修复的。在最好的估计下，到2月底可以完成 4218 个软件包的修复和测试，仅仅占 openEuler 整个核心仓库 8368 的包数量的 50% 左右。 **更为棘手的是，由于目前 RISC-V 并不是 openEuler 的 tier-1 平台，仓库门禁没有对新提交代码进行 RISC-V 架构上的CI检查，使得每次新提交代码，都有可能破坏掉 RISC-V 平台上软件包的状态。** 这在其它流行的 Linux 发行版上也有同样的问题，但是由于 openEuler RISC-V 目前的包维护者并不多，问题尤其突出。我们可能需要 **新增加约2000名活跃的RISC-V维护者** 才能够即满足后续扩展仓库超过两万个软件包的维护又不至于太肝。 9 | 10 | 在正式成为 Tier-1 平台架构之前，需要大量的社区志愿者来帮助 openEuler RISC-V SIG 维护核心 8000+ 软件包。我代表 openEuler RISC-V SIG 向您发出邀请，希望能够一起加入到 RISC-V 软件生态建设中来，为 RISC-V 早日成为跟 x86、Arm64 并驾齐驱的三大架构贡献一点自己的力量。 **RISC-V port maintainers 将作为 openEuler 技术社区的重要组成部分，维护 RISC-V 架构下各类软件包的健康与体面，积极促进 RISC-V 适配的代码可以及时合回 openEuler 主仓库，与分管各个软件包的 SIG maintainers 保持良好的、建设性的沟通。** 11 | 12 | 成为 RISC-V port maintainer 的流程可以简单分为以下几个步骤： 13 | 1. 签署openEuler的个人或企业CLA，即可在所有仓库提交 Patch/PR/MR； 14 | 2. 寻找自己熟悉领域的软件包，或者自己感兴趣的软件包，检查其在 openEuler OBS 上的构建状态，如果是 failed、unresolvable 等状态，则可以尝试进行修复。 15 | 3. 持续关注并及时修复一个软件包8周以上即可联系 openEuler RISC-V SIG (wuwei_plct on gitee, or lazyparser on github) 要求成为 maintainer。 16 | 4. 每个软件包默认需要 2-3 名 maintainers，而一名 maintainer 可以同时维护多个包。 17 | 18 | Maintainer 的职责： 19 | 1. 每周抽时间关注下 openEuler OBS 上 RISC-V 架构下软件包的构建状态，及时修复或吸引志愿者修复。 20 | 2. 及时回复PR，提供建设性的意见。 21 | 3. 积极促进 RISC-V 适配的代码可以及时合回 openEuler 主仓库，与分管各个软件包的 SIG maintainers 保持良好的、建设性的沟通。 22 | 4. （尽量）参加 openEuler RISC-V SIG 的双周会议或其它专题性讨论会。 23 | 24 | 如何开始？ 25 | - 所有的代码和文档都是公开的，可以从[1]开始，欢迎有问题直接提交 issues。如果不习惯 gitee，同样欢迎在 GitHub[2] 上进行提问和交流。 26 | - 如果您愿意以实习生（需在校生）或兼职的形式加入到 openEuler RISC-V 开发中来，TARSIER团队也非常的欢迎！具体可以参考[3]中的介绍。 27 | 28 | [1] https://gitee.com/openeuler/RISC-V 29 | [2] https://github.com/isrc-cas/tarsier-oerv 30 | [3] [RISC-V操作系统团队招聘测试工程师](https://mp.weixin.qq.com/s/inLFS4pI1F74m_oJ2I7xjQ) 31 | 32 | 附带 ORSP002 的内容： 33 | see: https://gitee.com/openeuler/RISC-V/blob/master/proposal/ORSP002.md 34 | 35 | # ORSP002 建立 openEuler RISC-V maintainer community 36 | 37 | ## Meta info 38 | 39 | 提议者：吴伟 40 | 41 | 时间：2022-02-24 42 | 43 | ## 背景 / Background 44 | 45 | 目前 openEuler RISC-V 还不是 openEuler 社区官方支持的架构，并且还没有形成一个可以给普通用户每日测试使用的成熟度。openEuler 社区各个仓库 maintainers 的响应时间不同、对 RISC-V 的了解程度、支持程度不同，更重要的是目前 RISC-V 生态中的软件支持需要部分临时绕过或临时修复patch，使得回合周期非常长，长到可能会影响到 openEuler RISC-V 的修包速度。通过对其它发行版（debian、fedora）等的观测，都是需要先作为一个 side project / ports 来进行修包和维护，从效率角度出发，先建立一个完整可测试的基本系统。再花长短不一的时间合回发行版的主线。 46 | 47 | ## 问题 / Issues 48 | 49 | 1. 目前 openEuler RISC-V 修包速度远远超过 openEuler 社区 review 速度。过去3个月尝试直接将 RISC-V 的 patch 合回 openEuler 主线，但是如背景中所言，以及赶上2203发版，很快就意识到实际操作上变得不可行。 50 | 2. openEuler 目前没有 RISC-V 门禁，任何仓库的新的提交都有可能 break 掉 RISC-V 架构。需要有人长期维护。src-oe 就包含了超过8000个仓库，需要一个更大的维护团队和测试团队。 51 | 52 | ## 提议 / Proposal 53 | 54 | 1. 逐步建立 repo watcher 角色，本质上属于 RISC-V 架构上的 shadow maintainer。 55 | 2. 每个 repo / pkg 设定1-3个 maintainer、1-3个 tester，确保所有的包都得到最低程度的关爱。 56 | 3. maintainer/tester 在2022H1由 openEuler RISC-V SIG 成员（张旭舟、席静、王俊强、吕晓倩、吴伟）确定。2022H2开始考虑在SIG下成立更加社区化的一个 RISC-V (shadow) maintainer (steering) committee (RMC) 进行维护者和测试者的增补和替换。 57 | 4. 参考 debian 和 fedora 等发行版的管理，将仓库/包进行分组。例如 Rust 语言、Python 语言、Nodejs/npm 都自然形成了不同的组。 58 | 5. 相关权责信息在 gitee/openEuler/RISC-V 仓库中进行维护。 59 | 6. RMC 的日常会议在2022H1随 openEuler RISC-V SIG 双周会进行 60 | 61 | ## 时间线 / Timeline 62 | 63 | 2022Q1: 完成目前正在修复和完成修复的包的维护者选择和机制/流程创建（吴伟）。 64 | 65 | 2022Q2: 完成所有4k+包的维护者组织，将支持/修复范围对标到 openEuler 所有软件包。 66 | 67 | 2022Q3: 完成对 openEuler 所有代码仓库的 RISC-V shadow maintain，主动 CI 监测。 68 | 69 | ## 资源 / Resources 70 | 71 | - openEuler RISC-V SIG 负责方向及路线规划、与 openEuler 各 SIG 进行沟通协调。 72 | - 中国科学院软件研究所 Tarsier 团队投入不少于 600 人月及必要的硬件资源。 73 | -------------------------------------------------------------------------------- /articles/20220317-meet-openeuler-riscv-community-manager.md: -------------------------------------------------------------------------------- 1 | # 大家好，我是3月17日加入 openEuler RISC-V 社区的实习经理杨延玲，请大家多多期待 2 | 3 | **背景** 4 | 5 | [openEuler RISC-V 社区招募开源社区经理](https://mp.weixin.qq.com/s/figwu0DfjXK1nzZADfYksg) 6 | 7 | 随着 openEuler RISC-V (简称OERV) 社区规模的扩大，项目经理已经忙不过来了。因此希望招募新同学来帮助OERV项目经理完成开源技术社区运营的部分工作，并在这个过程中，逐渐培养出优秀的社区运营经理。同时这个工作本身有技术要求，同时具有技术和管理属性，适合对技术感兴趣的小伙伴参加。 8 | 9 | **开源技术社区运营经理实习生工作内容：** 10 | 11 | - 搜集 RISC-V 领域（不仅是OERV）的各类新闻和八卦，进行整理和汇总。尤其是各个流行的 Linux 发行版在 RISC-V 平台上的适配进展。 12 | - 帮助 OERV 社区撰写公众号文章或B站分享，向更多的人介绍 openEuler RISC-V，吸引更多的伙伴加入。 13 | - 帮助 OERV 社区收集和统计国内外 openEuler RISC-V 相关使用、测试、测评的新闻动向，并积极邀请和联系新伙伴参与到社区中来。 14 | - 代表 OERV 社区在开源技术会议或沙龙中进行分享。 15 | - 代表 OERV 社区参加各类线下技术展示。 16 | 17 | **杨延玲同学的自我介绍** 18 | 19 | 大家好，我是杨延玲，是openEuler RISC-V 社区的社区实习经理～，目前是一名应用统计专硕的在读研究生，我喜欢拍照健身，还有旅游！初次和大家见面，请多多关照吖！ 20 | 一开始了解到该社区是因为我有一位朋友也是开源社区贡献者和爱好者，受到他的影响我也开始对开源社区和开源文化有了一定的了解。我觉得开源是一件非常酷的事情，他吸引着所有想为开源技术做出贡献的人，只要有能力有想法，就可以提出自己的pull request，只要足够用心，你的贡献就会被merge到社区中，而我也想离开源近一点，提交一份属于我的commit。 21 | 接下来，我会负责OERV社区撰写公众号文章或B站分享，协助社区向更多的人介绍 openEuler RISC-V，为开源项目建立一个活跃的开源社区献出自己的一份力。大家有什么很棒的的想法也可以和我交流，让我们一起为OERV干杯🍻。 22 | 23 | **欢迎新同学加入 RISC-V 开源技术社区～** 24 | 25 | 目前还有以下岗位可以参与： 26 | - [openEuler RISC-V 社区招募项目经理（PM）实习](https://mp.weixin.qq.com/s/-V_jjGr6QfMHEfQQx5rSaA) 27 | - [RISC-V操作系统团队 Tarsier Team 招聘测试和开发工程师](https://mp.weixin.qq.com/s/aM8q0JN0Geo_eT-x23n6Dw) 28 | - [邀请你来做 maintainer: openEuler RISC-V SIG 正在积极寻求开源软件维护者加入oE/RV社区](https://mp.weixin.qq.com/s/bOVAfnJ_79vBHE-LKUoirQ) 29 | -------------------------------------------------------------------------------- /articles/20220412-notice-of-first-OpenHW-Aisa-event.md: -------------------------------------------------------------------------------- 1 | # 活动预告： 新成立 OpenHW Asia 工作组将于4月17日举行第一次（线上）技术交流会 2 | 3 | OpenHW Group 是围绕 RISC-V 指令集进行开源处理器设计及应用推广的非盈利组织，与 RISC-V 国际基金会有着紧密的社区合作。 国内外诸多知名厂商已经加入成为其会员单位。近期筹划成立了新的 Asia Work Group（亚洲工作组），并计划于今年在国内举办多场技术交流活动。同时，OpenHW Group 也很有可能会作为 co-located event 形式，在围绕RISC-V中国峰会2022举办的RISC-V活动周中与大家见面。 4 | 5 | OpenHW Asia 的章程（草稿）可以从这里看到： 6 | https://www.eclipse.org/org/workinggroups/openhw-asia-charter.php 7 | 8 | 中国科学院软件研究所于2021年加入 OpenHW Group， 并承担起 GCC/Binutils、 Clang/LLVM 的部分扩展的开发工作。 作为 OpenHW Asia WG 交流和推广活动的一部分，我们计划在本周日（4月17日）上午，举办一次围绕 OpenHW 托管的 CORE-V 系列开源处理器的介绍和交流。 进一步的， 我们将会尝试邀请中科院计算所香山开源RISC-V处理器团队的同学来介绍一下香山RISC-V开源处理器的最新动态。 9 | 10 | 详细的议程目前还在准备中，预计本周四进行公布，请留意CNRV微信公众号后续推送。同时也欢迎感兴趣的伙伴报名参加交流，不管是报名进行技术分享还是旁听都非常欢迎。可以通过以下方式联系 OpenHW Asia WG 的（临时）联络人： 11 | 12 | - 姓名：吴伟 13 | - 邮箱：wuwei2016@iscas.ac.cn 14 | - 注意：邮件标题请标注 `[OpenHW]` 15 | 16 | 附： OpenHW Group 介绍： 17 | https://www.openhwgroup.org/about-us/ 18 | 19 | > About Us 20 | OpenHW Group is a not-for-profit, global organization driven by its members and individual contributors where hardware and software designers collaborate in the development of open-source cores, related IP, tools and software. OpenHW provides an infrastructure for hosting high quality open-source HW developments in line with industry best practices. 21 | -------------------------------------------------------------------------------- /articles/20220415-notice-of-first-OpenHW-Aisa-event.md: -------------------------------------------------------------------------------- 1 | # RISC-V Seminar - OpenHW Asia 工作组将于4月17日举行第001次线上技术交流会 2 | 3 | ## 时间 / Date 4 | 5 | 北京/上海/台北时区4月17日上午10点～12点 6 | 7 | ## 议程 / Agenda 8 | 9 | 1. 邢明杰/吴伟 - RISC-V Seminar 活动开场介绍、OpenHW介绍、OpenHW Aisa WG 介绍 10 | 2. 林思南 - PLCT实验室GCC小队在OpenHW项目中的进展汇报 11 | 3. 李威威 - OpenHW项目中的QEMU支持现状及后续工作 12 | 4. 王凯帆 - 香山开源RISC-V处理器的最新进展 13 | 5. 陈嘉炜 - 香山处理器的编译器优化：原理、路线图、GCC代码实现 14 | 6. 刘子康 - 香山处理器的编译器优化：LLVM代码实现 15 | 7. 焦现军 - 开源WiFi芯片项目openwifi引入处理器的可行性探讨 16 | 17 | ## B站直播 / Live Streaming 18 | 19 | https://live.bilibili.com/10339607 20 | 21 | 无需注册即可观看。 / No login needed. you can view it directly. 22 | 23 | ## 直接Zoom入会参与瞎扯淡 / Join the meeting 24 | 25 | Wei Wu - PLCT Lab is inviting you to a scheduled Zoom meeting. 26 | 27 | Topic: RISC-V Seminar 20220417 (host: OpenHW Asia WG) 28 | Time: Apr 17, 2022 10:00 AM Beijing, Shanghai 29 | 30 | Meeting ID: 828 3414 8507 31 | Passcode: 879579 32 | 33 | ## OpenHW 和 OpenHW Asia WG 介绍 34 | 35 | OpenHW Group 是围绕 RISC-V 指令集进行开源处理器设计及应用推广的非盈利组织，与 RISC-V 国际基金会有着紧密的社区合作。 国内外诸多知名厂商已经加入成为其会员单位。近期筹划成立了新的 Asia Work Group（亚洲工作组），并计划于今年在国内举办多场技术交流活动。同时，OpenHW Group 也很有可能会作为 co-located event 形式，在围绕RISC-V中国峰会2022举办的RISC-V活动周中与大家见面。 36 | 37 | OpenHW Asia 的章程（草稿）可以从这里看到： 38 | https://www.eclipse.org/org/workinggroups/openhw-asia-charter.php 39 | 40 | 中国科学院软件研究所于2021年加入 OpenHW Group， 并承担起 GCC/Binutils、 Clang/LLVM 的部分扩展的开发工作。 作为 OpenHW Asia WG 交流和推广活动的一部分，我们计划在本周日（4月17日）上午，举办一次围绕 OpenHW 托管的 CORE-V 系列开源处理器的介绍和交流。 进一步的， 我们将会尝试邀请中科院计算所香山开源RISC-V处理器团队的同学来介绍一下香山RISC-V开源处理器的最新动态。 41 | 42 | 详细的议程目前还在准备中，预计本周四进行公布，请留意CNRV微信公众号后续推送。同时也欢迎感兴趣的伙伴报名参加交流，不管是报名进行技术分享还是旁听都非常欢迎。可以通过以下方式联系 OpenHW Asia WG 的（临时）联络人： 43 | 44 | - 姓名：吴伟 45 | - 邮箱：wuwei2016@iscas.ac.cn 46 | - 注意：邮件标题请标注 `[OpenHW]` 47 | 48 | 附： OpenHW Group 介绍： 49 | https://www.openhwgroup.org/about-us/ 50 | 51 | > About Us 52 | OpenHW Group is a not-for-profit, global organization driven by its members and individual contributors where hardware and software designers collaborate in the development of open-source cores, related IP, tools and software. OpenHW provides an infrastructure for hosting high quality open-source HW developments in line with industry best practices. 53 | -------------------------------------------------------------------------------- /articles/20220612-OpenHW-AWG-Seminar.md: -------------------------------------------------------------------------------- 1 | # OpenHW Group's CORE-V Processor Lineup: Asia-Focused Seminar 2 | 3 | 大家好，北京时间6月18日周六上午 08:30 AM - 10:30 AM，OpenHW AWG 计划举行 Asia-Focused Seminar，欢迎各位伙伴参加。 4 | 5 | ## OpenHW 和 OpenHW Asia WG 介绍 6 | 7 | OpenHW Group 是围绕 RISC-V 指令集进行开源处理器设计及应用推广的非盈利组织，与 RISC-V 国际基金会有着紧密的社区合作。 国内外诸多知名厂商已经加入成为其会员单位。近期筹划成立了新的 Asia Work Group（亚洲工作组），并计划于今年在国内举办多场技术交流活动。同时，OpenHW Group 也很有可能会作为 co-located event 形式，在围绕RISC-V中国峰会2022举办的RISC-V活动周中与大家见面。 8 | 9 | OpenHW Asia 的章程（草稿）可以从这里看到： 10 | https://www.eclipse.org/org/workinggroups/openhw-asia-charter.php 11 | 12 | 附： OpenHW Group 介绍： 13 | https://www.openhwgroup.org/about-us/ 14 | 15 | OpenHW Group is the leading global organization developing fully open-source and industry-ready RISC-V IP. Our membership spans the globe and has increasing membership within the Asia region. This seminar will introduce OpenHW Group and the objectives of OpenHW Group Asia, our Asia-focused working group. We will feature talks on CORE-V processor roadmaps, verification approaches, and software support for CORE-V cores. Please join us for this informative seminar! 16 | 17 | Participants include Duncan Bees, Davide Schiavone and Mike Thompson from the OpenHW Group Staff, along with Wei Wu, IS-CAS, and Kan Shi, ICT-CAS. 18 | 19 | ## 时间 / Date 20 | 21 | 北京时间6月18日周六上午 08:30 AM - 10:30 AM 22 | 23 | ## 议程 / Agenda 24 | 25 | - Wei: Welcome and introduce steering committee of AWG (live) 26 | - Duncan: Introduction to OpenHW Group and Asia Working Group (live) 27 | - Kan Shi: intro to AWG/technical objectives of AWG (recorded or live) 28 | - Davide: OpenHW Core roadmap (recorded) 29 | - Mike: OpenHW Verification approach (recorded) 30 | - Wei: Software support (live Chinese) 31 | - Live questions (Duncan, Rick, Mike, Wei, Kan Shi) 32 | 33 | ## 通过Zoom注册参会 34 | 35 | Registration link: 36 | 37 | https://us02web.zoom.us/webinar/register/WN_TjEYYEXaTRSF59M1_DrJiA 38 | 39 | ## B站直播 / Live Streaming 40 | 41 | https://live.bilibili.com/10339607 42 | 43 | 无需注册即可观看。 / No login needed. you can view it directly. 44 | 45 | ## 进一步了解 46 | 47 | 欢迎感兴趣的伙伴报名参加交流，不管是报名进行技术分享还是旁听都非常欢迎。可以通过以下方式联系 OpenHW Asia WG 的（临时）联络人： 48 | 49 | - 姓名：吴伟 50 | - 邮箱：wuwei2016@iscas.ac.cn 51 | - 注意：邮件标题请标注 `[OpenHW]` 52 | -------------------------------------------------------------------------------- /articles/20220624-JD-AOSP-Porting.md: -------------------------------------------------------------------------------- 1 | # PLCT实验室长期招募安卓系统（AOSP）开发实习生，升级和维护 AOSP for RISC-V 开源项目 2 | 3 | **岗位编号及名称** 4 | 5 | NJ57 Android(AOSP) RISC-V 移植开发实习生 6 | 7 | **工作内容** 8 | 9 | 由阿里巴巴平头哥主导的 AOSP RISC-V 移植项目已经有了比较大的进展，初步的工作已经开源到了GitHub上。Android Open Source Project 是一个非常宏大的项目，要完成移植工作需要非常多的贡献者的努力。PLCT Lab 是最早开始公开进行 AOSP RISC-V 移植的团队， 并在平头哥开源更为完整的 AOSP 移植工作之后，跟平头哥一起加入到了 RISC-V 国际基金会协调下的 AOSP 移植工作组（Android SIG）。我们希望招募看好RISC-V长远发展的同学，参与到 AOSP RISC-V 项目中来。 10 | 11 | **岗位要求** 12 | 13 | 1. 熟悉 C/C++，熟悉 Shell/Python。 14 | 2. 对 RISC-V 指令集以及汇编编程有一定了解。 15 | 3. 对安卓系统基本架构有所了解，了解安卓 build/make 系统和镜像制作等 16 | 4. 对 Android Framework 底层库性能优化感兴趣，譬如手机上的 audio、图片处理相关等 17 | 5. 对虚拟机开发感兴趣，譬如 ART，可以做一些简单的优化工作。 18 | 6. 熟悉 Linux 内核和驱动开发，会对 Kernel 驱动进行配置。 19 | 7. 对嵌入式开发感兴趣，了解过一些嵌入式接口开发，有一些裸机开发和驱动开发调试经验。 20 | 8. 对底层偏硬件开发感兴趣，了解 BSP，HAL 开发。 21 | 22 | 远程实习，支持全球实习工资支付（中国学生必须是国内银行卡）。实习随时可以开始随时可以暂停随时可以结束（如果超过一周旷工、或八周没有外部可见产出会被劝退）。 23 | 24 | ## 如何正确的投递简历 25 | 26 | 在投递简历之前最好对我们有更多一点了解。以下是阅读材料： 27 | 28 | PLCT全称是程序语言与编译技术实验室，隶属于中科院软件所智能软件研究中心（ISRC），致力于成为编译技术领域的开源领导者，推进开源工具链及运行时系统等软件基础设施的技术革新，具备主导开发和维护重要基础设施的技术及管理能力。与此同时，努力成为编译领域培养尖端人才的黄埔军校，推动先进编译技术在国内的普及和发展。 29 | 30 | - [极简项目管理](https://github.com/lazyparser/minimalist-team-leader) 是目前PLCT实验室的管理方式，实习生也在管理范围内。请先阅读。 31 | - [我们如何进行实习生招聘](https://github.com/lazyparser/weloveinterns/blob/master/how-do-we-interview-interns.md) 32 | - [我们如何对实习生进行能力评定和培养](https://github.com/lazyparser/weloveinterns/blob/master/how-do-we-rank-interns.md) 33 | - [实习生生存手册](https://github.com/lazyparser/survivial-manual-for-interns) 目前还在断断续续的撰写中，欢迎围观和贡献PR (Pull Requests) 34 | 35 | 阅读之后，接下来就可以发邮件了。以下内容请认真阅读。不符合条件邮件不会收到回复。 36 | 37 | 有意者请投递简历至： 38 | **吴老师 wuwei2016@iscas.ac.cn** 39 | 40 | 邮件标题请注明： 41 | **岗位编号 - 姓名 - 手机号码 - 学校** 42 | 43 | 邮件正文请: 44 | **进行跟应聘职位相关的自我介绍**，不超过300字。 45 | 46 | 邮件必须附带简历。**没有PDF格式简历的邮件不保证会收到回复**。 47 | 48 | ## 所有实习生共性要求（技术类） 49 | 50 | 开放岗位的入职要求（教学助理等非技术类的同学只需要满足前两条）： 51 | 52 | 1. 良好的沟通理解能力、能够观察和感知他人的态度和观点。能够主动沟通、遇到计划外或坏消息能够大声的说出来。 53 | 2. 知道如何陈述bugs/issues以及向其他人求助，如何不浪费同事的时间，将复现bug需要的信息提供完整。 54 | 3. 能力值评定一般要求达到LV2级别及以上。参见：[我们如何面试实习生](https://github.com/lazyparser/weloveinterns/blob/master/how-do-we-interview-interns.md)，[我们如何给实习生评级](https://github.com/lazyparser/weloveinterns/blob/master/how-do-we-rank-interns.md)。 55 | 4. 热爱编程，经常写代码。C/C++/Java/JavaScript 任何一种常见语言都可以。 56 | 5. 熟练使用 Linux 命令行；会一点 Python/Bash 脚本进行自动化。 57 | 6. 熟练使用 Google 搜索引擎。 58 | 7. 熟练使用 Git，能够自己 rebase 解决 conflicts。 59 | 8. （加分）自学了 RISC-V 指令集，包括 RV32GC 和 RV64GC。在自己的电脑上部署运行起来QEMU-RISCV64以及Spike模拟器。 60 | 9. （加分）对于网络知识有基本了解并熟练使用，例如SSH任意端口登陆、Port Forwarding、反向链接、ProxyCommand 等配置自行掌握。 61 | 62 | 点击原文可以调转到公开的实习生仓库： 63 | https://github.com/plctlab/weloveinterns/blob/master/open-internships.md 64 | -------------------------------------------------------------------------------- /articles/20230131-wuhan-meetup-cfp.md: -------------------------------------------------------------------------------- 1 | # 2月25日武汉，阔别三年的重逢（技术分享征集中） 2 | 3 | 终于，我们重新可以放心大胆地在线下聚会了。 4 | 5 | CNRV 社区将从2023年2月开始，用10个月的时间，在10座不同的城市，举办线下技术交流会（meetup）。本系列活动由 HelloGCC 社区、 HelloLLVM 社区、CNRV 社区（中国的RISC-V开发者社区）联合策划。久别之后的重逢，请各位务必用力过猛。可以预期在每一个城市都将会遇见有趣的同行，非常热闹。 6 | 7 | 作为组织者，我们选择武汉作为系列活动的起点，包含感恩、致敬、以及某种自身的仪式感。让我们一切重新开始，且歌且行。 8 | 9 | ## 时间和地点 10 | 11 | 2023年2月25日（周六）下午 15:00 - 18:00 12 | 13 | 湖北省武汉市洪山区关东街道木香路2号湖北高投双创工坊（具体会议室待定请留意后续通知） 14 | 15 | 线上参加的方式待定。 16 | 17 | ## 活动形式 18 | 19 | 松散的线下聚会形式。现场有投影仪，可能会有几个非正式的技术分享。会有一些零食和水果，方便大家一边吃吃喝喝一边闲聊。 20 | 21 | ## 技术分享（演讲）的内容和形式要求 22 | 23 | - 演讲内容可以是自己近期在做的 patch、开发的心得体会、社区的八卦等。内容RISC-V相关即可。同时也欢迎介绍新技术领域的进展。 24 | - 演讲时长没有严格要求，可以是5分钟的闪电演讲，也可以是25分钟的长演讲。欢迎新语言、新工具的 Tutorial。 25 | 26 | ### 如果您想要分享，请和我们联系： 27 | 28 | - 发送邮件至 `lazyparser@gmail.com` （标题为 `[CNRV] 演讲报名：题目`） 29 | - 直接加微信 `lazyparser` （添加时请备注【`姓名+cnrv`】加速验证通过） 30 | 31 | ### 赞助征集 32 | 33 | 我们欢迎你的赞助。赞助可以是公司赞助也可以是个人赞助。赞助形式包含场地提供、抽奖奖品提供、图书赠品/奖品赞助、现场茶歇赞助、开发板赞助等。 34 | 35 | 如果贵公司有意提供赞助，欢迎和我们联系： 36 | 37 | `"吴伟 "` 38 | （或微信号 `lazyparser`） 39 | 40 | ### 关注公众号获取大会后续信息 41 | 42 | - 社区博客： https://cnrv.io 43 | - 微信公众号：risc-v 44 | -------------------------------------------------------------------------------- /articles/20230309-shanghai-meetup-cfp.md: -------------------------------------------------------------------------------- 1 | # 3月26日，上海线下聚会，技术分享征集中 2 | 3 | 上海是 CNRV 等社区举办的「十城相聚」活动的第二站。作为投票排名最高的城市，希望我们能够寻找到装得下所有人的会场。 4 | 5 | CNRV 社区将从2023年2月开始，用10个月的时间，在10座不同的城市，举办线下技术交流会（meetup）。本系列活动由 HelloGCC 社区、 HelloLLVM 社区、CNRV 社区（RISC-V中国社区）联合策划。久别之后的重逢，请各位务必用力过猛。可以预期在每一个城市都将会遇见有趣的同行，非常热闹。 6 | 7 | ## 时间和地点 8 | 9 | 2023年3月26日（周日）上午 10:00 - 13:00 10 | 11 | 线下聚会地点待定，大概率会在张江高科附近。欢迎提供场地赞助。 12 | 13 | ## 线上 Zoom 参会 14 | 15 | - Topic: 「十城相聚」Meetup @ 上海 16 | - Meeting ID: 842 5043 6701 17 | - Passcode: 469002 18 | 19 | ## 活动形式 20 | 21 | 松散的线下聚会形式。现场有投影仪，可能会有几个非正式的技术分享。会有一些零食和水果，方便大家一边吃吃喝喝一边闲聊。 22 | 23 | ## 技术分享（演讲）的内容和形式要求 24 | 25 | - 演讲内容可以是自己近期在做的 patch、开发的心得体会、社区的八卦等。内容和工具链、模拟器、虚拟机、内核、RISC-V等有一项相关即可。同时也欢迎介绍新技术领域的进展。 26 | - 演讲时长没有严格要求，可以是5分钟的闪电演讲，也可以是25分钟的长演讲。欢迎新语言、新工具的 Tutorial。 27 | 28 | ### 如果您想要分享，请和我们联系： 29 | 30 | - 发送邮件至 `lazyparser@gmail.com` （标题为 `[CNRV] 演讲报名：题目`） 31 | - 直接加微信 `lazyparser` （添加时请备注【`姓名+meetup`】加速验证通过） 32 | 33 | ### 赞助征集 34 | 35 | 我们欢迎你的赞助。赞助可以是公司赞助也可以是个人赞助。赞助形式包含场地提供、抽奖奖品提供、图书赠品/奖品赞助、现场茶歇赞助、开发板赞助等。 36 | 37 | 如果贵公司有意提供赞助，欢迎和我们联系： 38 | 39 | `"吴伟 "` 40 | （或微信号 `lazyparser`） 41 | 42 | ### 关注公众号获取大会后续信息 43 | 44 | - 社区博客： https://cnrv.io 45 | - 微信公众号：risc-v 46 | -------------------------------------------------------------------------------- /articles/20230311-call-for-translators.md: -------------------------------------------------------------------------------- 1 | # RISC-V中国社区（CNRV）正招募翻译志愿者，将组建多语种翻译团队，加强中英日俄韩RISC-V信息交流 2 | 3 | 大家好， 4 | 5 | 随着近几年 RISC-V 在国内和全球的快速发展， RISC-V 生态中的交流需求，已经从原先的英语向汉语翻译为主，逐步过渡成为英语汉语双向翻译为主、日俄韩与中文相互翻译为辅的新的需求态势。 6 | 7 | RISC-V 中国峰会已经成功举办了两届，第三届今年预期将会在八月下旬举办，很有可能再一次突破历史规模，成为全球参与人数最多的、以RISC-V为主题的技术峰会。作为 RISC-V 中国峰会的协办方，RISC-V中国社区不仅致力于将英文世界的最新RISC-V技术和商业进展传递到国内，在近年也开始注重将中国最新的RISC-V科技和商业进展向英文世界进行介绍。更进一步的，自2022年开始，由 CNRV 社区成员组织的「东亚时区RISC-V双周同步会议」开始同步收集分享以中、英、日、俄、韩五种东亚常用语言承载的RISC-V情报，丰富了社区伙伴们对日本、韩国、俄罗斯相关企业、研究所同行的认识。 8 | 9 | 为了更好的服务于RISC-V中国峰会及国内RISC-V伙伴、更为快速的向世界传递中国RISC-V厂商和科研人员的最新进展，CNRV 将以开源社区形式组建多语种翻译志愿者团队。 欢迎对此新策划感兴趣的伙伴写信加入我们。 咨询和参与的方式如下： 10 | 11 | ## 前提须知 12 | 13 | 1. RISC-V中国社区（CNRV）是面向个人的开源社区，与 RISC-V 国际基金会保持着良好紧密的合作关系， RISC-V国际基金会的中国联络人（郭雄飞、吴伟）分别为CNRV社区的创始成员和核心成员。 14 | 2. CNRV社区不是财务实体，没有财务支持，包括翻译志愿者在内的所有成员默认是没有报酬的，请提前知晓。[1] 15 | 3. 相关的组织形式、翻译标准、社区制度等尚在完善中，请留意后续的CNRV社区博客[2] 或微信公众号（`risc-v`） 讨论。 16 | 4. 本次招募通告长期（至少一年内）有效。 17 | 18 | ## 加入方式 19 | 20 | 1. 请发邮件至 `Wei Wu ` , CC `xfguo@xfguo.org`； 21 | 2. 标题请以 `[CNRV][TT] 擅长语种 - 姓名/常用昵称 - 时区` 的形式，方便被自动匹配以加速处理。 22 | 3. 邮件内容包含（1）自己希望提供和获得什么；（2）相关的个人技能或历史记录 23 | 24 | 收件人一般在收到邮件的7天内回复。如果7天内没有收到回复，请重新发送邮件或ping收件人。 25 | 26 | 27 | [1] 有些CNRV社区参与的会议等活动，活动主办方可能会提供一些福利（餐券、费用报销等），这些福利的申请与发放等需要成员个人与活动主办方/承办方接洽， CNRV社区不参与任何钱款操作。 28 | [2] https://cnrv.io/ -------------------------------------------------------------------------------- /articles/cold-boiling-water.md: -------------------------------------------------------------------------------- 1 | ## 给开源架构添点儿柴 2 | 3 | ![If I had asked people what they wanted, they would have said faster horses. - Henry Ford](/assets/images/special-articles/faster_horse.jpg) 4 | 5 | 6 | 7 | 近来开源架构这话题着实挺火，尤其是RISC-V，感觉哪儿都有它。开源架构早就不是什么新鲜事儿了，丫RISC-V又是打哪儿冒出来的？ 8 | 9 | ### 同是“开源”，有啥不同？ 10 | 11 | 说起开源指令集，Power和SPARC经常被人们提起，但Power和SPARC从服务器和工作站发展而来，指令集相对庞大。去看看Power的指令手册[1]，900来条指令，用了18页才写完，需要非常有实力、财力和积累的厂商才有机会实现。这不明摆着就是打这“开源”的旗号等着你花钱去买“技术转移”么？SPARC[2]虽没有Power那么复杂，但是体量也不小。而且这么多年似乎只有Sun/Oracle和少数几个厂商在玩，在去IOE的大背景和Linux等其他开源系统和数据库的强势发展下，领地似乎越来越小。上一代SPARCv8标准的开源核心LEON的确在军工航天领域被广泛使用，但在消费类领域却很少被使用，这值得深思。 12 | 13 | 开源架构每隔几年就出一新东西，然后总能带动起一批国内厂商开发自主创新处理器，但是这次有点不一样，不一样在哪儿呢？就是这次国内的RISC-V参与者们很多都是民营私营企业，公司的参与程度也一点儿也不比科研院所差，比如很早就加入基金会里的乐鑫、中天微等，而不像过去都是国家和地方政府资助的几个独苗。这个事实的背后必然是深刻的产业和市场化的商业行为。 14 | 15 | 那RISC-V到底有啥不同呢？**模块儿化**不得不提，最简单的RV32I只有40条指令，想功能多点就用其他指令模块，像拼积木一样，用啥拿啥，要啥有啥，没啥造啥。有点能力的大学生几个月就能做一个[3]，难度下降了，再配合现成的工具链啥的，很多有能力厂商都根据自己的需求自己做一个。当然这样并不意味着RISC-V不能做大型处理器，配合其他指令集模块，RISC-V可以支持浮点、向量运算、加密等诸多功能。这就是RISC-V最独到的地方：**能伸能缩**。 16 | 17 | 有人说从一个指令集出现到得到成熟广泛的应用，要十几年。如果说是实现一个IBM Power或者SPARC或者x86这样的指令集的CPU的话，我觉得你说的没错，没点儿积累的确起不来。但是RISC-V因为模块化，因为足够简单，因为开源软件的成熟，因为很早就能提供完整的生态，就真的用短短几年做出了一些成果。以SiFive为例，去年发布的FE310只是个MCU级别的芯片，今年初就已经推出了4+1核可以运行Linux的SoC。 18 | 19 | ### 碎片化还那么重要么？ 20 | 21 | 很多人就担心碎片化这个问题，在看到了过去ARM和MIPS在碎片化上的得与失，认为RISC-V的碎片化问题会更加严重。的确，过去ARM为了防止碎片化，严格禁止用户修改指令集，这的确一定程度上成就了ARM。但是RISC-V解决的思路并不是严格限制，像大禹治水一样，不是到处垒坝，靠的是疏导。这个体现在以下两个方面：首先，前面提到的模块化指令集，让厂商在实现的时候能够根据自己的需求选择标准指令集组合，厂商完全没有必要为不兼容付出额外的成本。其次，**指令集里预留好了大量的定制指令空间**，指令长度从16比特到1024比特理论上都支持，这些空间就是专门给定制处理器的厂商实现自己的指令集的。这样一来，基本的软件都能兼容，遇到定制指令集，厂家提供预先设计好的函数库就能在很好地保证效率的同时不失兼容性。可以说过去ARM/Intel啥都不让你做，如今有了RISC-V，妹妹你放心大胆的往前走。 22 | 23 | 换个角度说，过去在PC时代，我们真心得担心碎片化带来的诸多不利影响。如今，**在IoT即将迎来爆发的时代，我们需要的是多种多样的定制化处理器和芯片，来完成数据采集、低功耗、无线通信等诸多不同的工作任务。需求越差异化，开源工具越流行，上层软件越平台无关，指令集碎片化所带来的影响就越小。**乐鑫并没有使用ARM指令集标准的CPU，就能做出今天的成绩足以证明碎片化带来的影响早已经不是主要矛盾。这个趋势是很明显的，时代不同了。 24 | 25 | ### 指令集设计真不是你想的那么简单 26 | 27 | 这时候你又说了，RISC-V架构简单，面积小功耗低，MIPS不也一样么？其实啊，在CPU设计里，**指令集看似是最简单的，但其实想把简单的事情做好才是最难的**。一方面，RISC-V生的晚，得算10后，这就能让它吸取很多前辈失败的经验教训，比如寄存机窗口啊、超长指令字啥的，很多坑都前人都踩过一遍了。还有，别看指令集就是那些个寄存器数量、分支跳转啊、Load/Store之类的，可要想设计一个又高效，代码密度又高的指令集可不是那么容易。但目前为止，RISC-V这个“学院派”们做出来的指令集，表现还是很不错的。就以很重要的指令密度这个指标来讲做的和x86\_64和ARMv8不相上下[4]。指令集能够保持高水准，后面厂商的技术能力就不会受到限制，要知道，自身能力才是关键。 28 | 29 | 关于RISC-V的设计水平到底怎样，David Ditzel应该最有话语权，他曾是早期的SPARC架构师，后创过一公司，叫全美达。当年把Linus和鲍尔默拉一块儿用RISC架构搞了个X86 CPU，一度让Intel差点跌落神坛。这哥们儿前几年评估了RISC-V，越玩儿越觉得这东西不简单，最后的评测的结果是，和ARM/MIPS/SPARC相比，毫不逊色[5]。之后他就果断创业开搞高性能RISC-V处理器了。 30 | 31 | ### 钱的事儿不能不提 32 | 33 | 说完技术，就得聊聊钱的事儿了。尽管这些个年Arm为了走量的确降低了门槛，但其实费用也不低，Cortex-M0和Cortex-M3尽管可以用几万美元就拿到授权，可是反过来却要收高昂的版税，而且还要按照芯片成品价抽，用M0和M3的芯片多为低成本芯片，这版税直接影响利润啊。过去，这钱你不交也没办法，因为你要是用一些个小众的CPU，生态是个大问题，ARM背后的整个生态是个重要的背书。但RISC-V看着很快就要改变这个局面，各大第三方厂商都开始纷纷支持RISC-V，从商业指令仿真器到高级调试跟踪工具应有尽有。苹果、高通、三星这些厂商很早就买了ARM架构授权，但是你会发现高通和三星很早就加入RISC-V基金会，这些有自研CPU能力的大厂不出5年，我相信就能够随着生态系统的全面完善而开始推出自己的RISC-V处理器。 34 | 35 | 很多人觉得就算架构免费，但是基于这个架构的CPU实现总是要收钱的吧。这话一点儿没错，CPU IP厂商针对不同的领域开发CPU然后卖给有意向的客户，然后收取相应费用。但这是不是说就和Arm这些厂商没有区别呢？其实不完全是，以SiFive为例，目前的授权费用是30-50万美元，能得到一个类似M4-M7的核心，但是和ARM的不同的是，只要License Fee，不收版税。但其实，SiFive CPU Core的基础Rocket是完全开源的，尽管和商业版本有少量区别，但是对于有一定技术能力的公司，基于这个核心定制出自己的核完全没有问题。 36 | 37 | 一个可喜的状况是，目前市面上已经有大量开源的CPU可供选择，而且大部分都以非常宽松和商业友好的许可证发布[6]。 38 | 39 | ### 寻找二次元的入口 40 | 41 | 不论是Intel还是Arm，他们的成功绝不是仅仅因为技术。Intel不只是有傲视群雄的Fab和研发团队，没有Wintel联盟这些商业决策它一样可能完蛋。Arm做了几十年的低功耗处理器，可没有创造性的IP核授权商业模式，也一样会被打败。如果说未来会出现下一个在这个领域成功的巨头，那么它绝不是照搬Intel和ARM的商业模式，一定是因为它商业模式和技术进步上都取得了显著的优势才能成功。 42 | 43 | 记住，你并不需要“取代”Intel或者ARM，一旦你找到了二次元的入口，那么在这个新的次元里，根本就没有x86和ARM这两个对象。 44 | 45 | ### 过去没有的"选择" 46 | 47 | 多年来的经验和事实以及研究结果告诉我们，指令集架构和性能的关系并不大，Intel那么多年前的x86指令集今年依然能够做到业界领先就充分证明了这一点。指令集，是软件和硬件的接口，在兼容性层面来说是重要的一环；但是从性能来讲，越是复杂和高性能的处理器，指令集优劣所带来的影响就越小。如果能够认识到这一点，我们就能够明白RISC-V并没有也不需要比x86或者ARM有太多技术上的创新，只要给广大厂商提供了一种**选择**就够了。什么选择呢，**一个集大成者的指令集，能够充分的吸取过去30-40年的技术进步，并且开放、没有壁垒、成本趋于0的指令集**。RISC是上世纪80年的提出的，相关研究已经无比成熟。站在如今这个摩尔定律几近终结的点上，我们需要花费更多的精力在DSA架构和敏捷硬件开发上，RISC-V在其中扮演的是助攻的角色。 48 | 49 | 去翻翻托马斯·弗里德曼的《世界是平的》这本书吧，“相信开放，别以为壁垒有多少帮助”，ARM、x86、RISC-V仍然会长期共存，但高墙会被抹平。 50 | 51 | ### 迅速成熟的生态系统 52 | 53 | 指令集架构并不昂贵，昂贵的是打通上下的生态系统。OpenRISC面试以来，因为生态系统上没有高质量的持续的投入，所以10多年来都没有进入各大工具链的主线。RISC-V看似和OpenRISC很像，但从2014年发布这短短的4年里，已经相继被Linux/gcc/glibc/binutils/gdb/qemu等并入官方主线。RISC-V能够用仅仅几年做到OpenRISC十几年没做到的，没有基金会里各个大厂商齐心协力和脚踏实地的推动是不可能做到的。可以说这些大小厂商组成的联合团队各自发挥所长，完成了过去IBM和Sun在生态系统上做到的所有工作，否则生态环境不会这么快成熟起来。 54 | 55 | 有了生态系统的飞速进展，众多厂商都能够从中得到好处；活跃的社区和众多开源核心，又极大的降低了厂商们的开发门槛；厂商的积极参与又能够继续推动生态系统的发展，最终形成正反馈。**面对一个门槛相对较低的“活着”的指令集，配合迅速成熟中的生态环境，对于很多国内企业来说只要你有需求就有理由参与其中。** 56 | 57 | ### RISC-V的正确打开方式 58 | 59 | **在大众当中一个非常普遍的误区和思维定势是，设计或者生产CPU/MCU芯片应该是一个公司的主营业务，或者说一家用RISC-V的公司一定得是卖CPU/MCU的。** 可以说，市场上的确需要设计生产用于PC的、手机的以及嵌入式领域应用的MCU，而这也的确是RISC-V的打开方式之一。但是，这只RISC-V是冰山一角，我们能看到很多企业，在自身的领域里，通过在自己的产品或者解决方案中嵌入一个RISC-V CPU来降低成本、提高灵活性，最终提高自身的竞争力。比如NVidia将自己原来自研的处理器，换成了兼容RISC-V的处理器，很快就要进入到下一代显卡中作为内部控制核心；CEVA为自己的DSP通信解决方案设计了一个用于低功耗的控制处理器；Rambus前不久刚发布的解决方案里用一颗RISC-V CPU实现一个孤立的系统以保护系统安全。 60 | 61 | **前面的几个例子阐明了RISC-V的另一种重要的打开方式，那就是帮助各个领域的企业来降低成本、提高灵活性，从而提高企业自身的竞争力，这才是商业的本质。所以，如果说“问正确的问题”是成功的先决条件的话。那么请问问你自己：”作为一家企业，你自身的优势是什么？RISC-V是否有机会能够帮助你提高竞争力呢？”** 62 | 63 | 64 | 新时代，要有新思路！ 65 | 66 | 以上几点拙见！ 67 | 68 | _(别忘听文末配乐~)_ 69 | 70 | 参见： 71 | 72 | - [1] [Power ISA v3.0B March 29, 2017](https://ibm.ent.box.com/s/1hzcwkwf8rbju5h9iyf44wm94amnlcrv) 73 | - [2] [Oracle SPARC Architecture 2015](http://www.oracle.com/technetwork/server-storage/sun-sparc-enterprise/documentation/sparc-architecture-2015-2868130.pdf) 74 | - [3] 大学生设计RISC-V CPU两则: [kamikaze](https://github.com/rgwan/kamikaze), [iFMRT RISC-V](https://github.com/iFMRT/Graduation-Project-2012/tree/base) 75 | - [4] [Design of the RISC-V Instruction Set Architecture](https://people.eecs.berkeley.edu/~krste/papers/EECS-2016-1.pdf) 76 | - [5] [Another RISC-V Religious Conversion](https://www.eejournal.com/article/another-risc-v-religious-conversion/) 77 | - [6] [已知的RISC-V处理器列表](https://cnrv.io/resource) 78 | 79 | 作者：郭雄飞 80 | 81 | 感谢：容威、宋威、柏瑋和匿名甲 82 | 83 | ---- 84 | 85 | 知识共享许可协议
本作品采用知识共享署名-非商业性使用-相同方式共享 3.0 中国大陆许可协议进行许可。商业转载请联系作者。 86 | -------------------------------------------------------------------------------- /articles/crazyfile-gap8.md: -------------------------------------------------------------------------------- 1 | ## Greenwaves GAP8: RISC-V + AI助力PULP打造小型自主飞行智能无人机 2 | 3 | > 新型微处理器助力研究员打造世界最小自主飞行无人机，AI神经网络仅需不到100毫瓦 4 | 5 | ![Crazyfile 2.0](/assets/images/articles/risc-v-day-shanghai/crazyfile-2.jpg) 6 | 7 | 来自苏黎世联邦理工及意大利博洛尼大学的工程师表示，他们已经制造出世界上最小的自主式无人机 - 可依靠小型电池执行AI算法。这将极大推动超小型自主导航无人机（4英寸或更小）的发展，有朝一日将搭载环境传感器，及微型摄像机执行安全监测，探查及检查任务。 8 | 9 | 电池问题一直困扰并制约着着无人机的发展。“如何降低无人机自重，减少无人机电力需求则是我们研究并完善的方向与成果”，PULP实验室研究员表示。如上个月发表的[论文](https://arxiv.org/abs/1805.01831)中所述，他们在一款售价为180美金的超小型四翼无人机[Crazyflie 2.0](https://www.bitcraze.io/crazyflie-2/) 上装配了一款超低功耗摄像头和[GAP8微处理器](https://greenwaves-technologies.com)，并植入了定制的神经网络算法。这些扩展，只为无人机增加了5g的重量，以及1%的额外功耗（94毫瓦）。研究人员表示，电池问题依旧是一个非常大的挑战，如果能够实现30分钟的自主飞行，这将足以支持无人机进行一个中型仓库的检查工作并自主返回充电站。尽管存在很大的差距，但至少增加自主性对电池寿命的影响微乎其微。 10 | 11 | PULP团队选择来自[法国GreenWaves Technologies公司的GAP8应用处理器](https://greenwaves-technologies.com)作为无人机的大脑，一款新颖的基于PULP项目的超低功耗并行计算平台。该处理器配备有8+1个基于RISC-V的内核，以及一个高效率的神经网络加速引擎（Hardware Convolutional Engine)。GAP8的主要任务是接收图像，并运行其AI算法DroNet，一个轻量级残差卷积神经网络（CNN）架构。通过该算法预测转向角度和碰撞概率，以实现四旋翼飞行器在各种室内和室外环境中的安全自主飞行。 12 | 13 | ![GAP8](/assets/images/articles/risc-v-day-shanghai/gap8.png) 14 | 15 | 该DroNet算法的突破之处在于成功将一个用于大型无人机的轻量级神经卷积算法，在不过多损失精度的同时，压缩并移植入一个更小的处理器。虽然这一压缩将网络处理摄像机图像的能力从每秒20帧降低到12帧，但网络仍然运行快速和准确，足以识别一个障碍，并在不到半秒钟提醒无人机。 “这对于以每秒四米飞行的Crazyflie 2.0无人机已经足够快”Loquercio写道。 16 | 17 | 在无人机可以飞行之前，团队必须在真实环境中定制，并训练他们的DroNet。他们将在汽车，自行车以及一名徒步旅行者身上安装摄像头拍摄视频。之后由一台功能强大的电脑对这些数据进行学习，并产生可植入GAP8中的模型代码。“任何人都可以使用我们发布的源代码，并重复我们的测试以验证结果”Loquercio写道。 18 | 19 | 现阶段，DroNet仅能通过左右移动来绕过面前的障碍，而并不具备上下移动的能力，而之后的新版本将克服这一难关。 20 | 21 | 这项研究表明，复杂的人工智能算法不仅限于大型计算设备，嵌入式超低功耗微处理器也可以胜任这一工作。研究人员表示，他们的突破将不仅适用于无人机，还可适用于其他机器人，以及各种配备有环境传感器，摄像头，及各种传感器的物联网小型移动设备。 22 | 23 | Greenwaves将会参加2018年6月30日在上海举办的RISC-V Day Shanghai研讨会，有兴趣的朋友可以来和他们的工程师一起聊聊！ 24 | 25 | ![Greenwaves Agenda RISC-V Day Shanghai Session](/assets/images/articles/risc-v-day-shanghai/greenwaves-session.png) 26 | 27 | Links: 28 | - 快公司报道: [This tiny drone with a tiny brain is smart enough to fly itself](https://www.fastcompany.com/40575392/this-tiny-drone-with-a-tiny-brain-is-smart-enough-to-fly-itself) 29 | - 论文: Ultra Low Power Deep-Learning-powered Autonomous Nano Drones, url: [https://arxiv.org/abs/1805.01831](https://arxiv.org/abs/1805.01831) 30 | - [GreenWaves Technologies网站](https://greenwaves-technologies.com) 31 | 32 | 编译整理：张垚 33 | 34 | 责编：雄飞 35 | 36 | 图片来源：Greenwaves公司和论文 37 | 38 | ---- 39 | 40 | 知识共享许可协议
本作品采用知识共享署名-相同方式共享 2.0 通用许可协议进行许可。 41 | -------------------------------------------------------------------------------- /articles/open-vega.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | # CNRV快讯: 来自NXP的ARM和RISC-V混合MCU: RV32M1 6 | 7 | 近日一款名为VEGAborad的MCU开发板发布，开发板还支持包括蓝牙BLE等射频收发器。 8 | 9 | 重点是这个开发板的主芯片为一颗来自Freescale/NXP的，包含两个ARM核和两个RISC-V核的MCU **RV32M1**。 10 | 11 | ![VEGAboard](/assets/images/articles/open-vega/open-vega-board.jpeg) 12 | 13 | 根据其在Github上公开的Datesheet: 14 | 15 | - 一颗ARM Cortex-M4F和RISC-V RI5CY 16 | - 主频48MHz（高速模式可至72MHz） 17 | - 两者只能开启一个 18 | - 共享Cache并且共享总线Master接口 19 | - 一颗ARM Cortex-M0+和RISC-V ZERO-RISCY 20 | - 主频48MHz（高速模式可至72MHz） 21 | - 两者只能开启一个 22 | - 共享Cache并且共享总线Master接口 23 | - 片上1.25MB程序闪存，384KB SRAM，48KB ROM包含內建的Bootloader，支持片外存储接口扩展 24 | - 176 VFBGA，9 mm x 9 mm 25 | - 多协议无线收发器，支持蓝牙等协议 26 | - 包含丰富的外设 27 | 28 | ![Vega Block Diagram](/assets/images/articles/open-vega/open-vega-block-diagram.png) 29 | 30 | 简单讲，这是一颗具有无线收发器的MCU芯片，内置高低性能的ARM和RISC-V核各两个，共4个。但只能同时开启当中的两个使用。 31 | 32 | 另外，国内IoT OS厂商睿赛德(RT-Thread)也即将发布对这款开发版的支持，可以持续关注这个Repo路径的更新: [RT-Thread/rt-thread/bsp/rv32m1_vega](https://github.com/RT-Thread/rt-thread/tree/master/bsp/rv32m1_vega) 33 | 34 | Links: 35 | - VEGA网站 [open-isa.org](http://open-isa.org) 36 | - 开发板Github资源网址（包含SDK，文档等）: [repo: open-isa-org/open-isa.org](https://github.com/open-isa-org/open-isa.org) 37 | - RTT支持: [RT-Thread/rt-thread/bsp/rv32m1_vega](https://github.com/RT-Thread/rt-thread/tree/master/bsp/rv32m1_vega) 38 | 39 | *特约记者：郭雄飞, 2018年12月2日报道* 40 | -------------------------------------------------------------------------------- /articles/risc-v-day-2018-shanghai-student-sponorship-v2.md: -------------------------------------------------------------------------------- 1 | ## 第二轮 RISC-V Day 2018 Shanghai学生参会资助计划 2 | 3 | RISC-V Day 2018 Shanghai将在6月30日在复旦大学光华楼吴文政报告厅举办，RISC-V正被国内越来越多的高校学生所接触和学习。相比x86、ARM和MIPS，我们相信因为RISC-V标准本身的开放，以及建立在这种开放之上的大量开源项目，能够让学术研究更加方便和高效。 4 | 5 | 我们在此发起一个**非官方**的面向学生的参会资助活动，尽我们所能来帮助学生参加这次会议，给更多对RISC-V感兴趣的同学一个深入了解RISC-V的机会。 6 | 7 | **资助计划详细内容如下** 8 | 9 | 在校学生需要使用**教育邮箱**发送资助申请信到邮箱 10 | 11 | 学生需要首先简单介绍自己，尤其是学术经历和项目经历，之后我们很想了解你为什么对RISC-V感兴趣，并且愿意付出时间来参加这次会议。如果有接触过RISC-V甚至是做过任何相关项目，那么我们非常想听听你的相关经历和故事。（没有也没关系，这不会成为决定我们是否资助的关键因素） 12 | 13 | 请务必注明提供以下信息： 14 | 15 | - 真实姓名 16 | - 所在学校、专业和年级 17 | - 微信号 18 | - 手机 19 | 20 | 务必提供以下格式的邮件标题: **“我想参加RISC-V Day Shanghai - 姓名 - 微信号“** 21 | 22 | 第二轮申请将于6月29日23点截止，**所有的资助将于会议结束之后发放**！ 23 | 24 | 我们将会综合评定以后决定资助谁和资助多少费用。 25 | 26 | 一些说明： 27 | 28 | - 没有教育邮箱的还没上大学的学生请可以使用非教育邮箱（我知道有这样高手的存在） 29 | - 我们可能会要求学生提供注册的Invoice或者车票 30 | 31 | 在此我先替你们感谢提供资助的大佬们！ 32 | 33 | ---- 34 | 35 | 根据第一轮资助得到的反馈，请注意以下事项： 36 | 37 | - 确保你提供的微信号可以被别人添加，也请随时注意是否有人加你微信（否则我们想给你钱都给不了） 38 | - 请注意这是一个非官方的活动，并非完全由基金会发起 39 | - **因为这是一个非官方的资助，所以请按照正常流程注册活动！也就是说，得到资助并不意味着不需要注册！** 40 | 41 | PS:第一波我们一共接收到了35个申请并且全部给予了补贴！ 42 | -------------------------------------------------------------------------------- /articles/risc-v-day-2018-shanghai-student-sponorship.md: -------------------------------------------------------------------------------- 1 | ## RISC-V Day 2018 Shanghai学生参会资助计划 2 | 3 | RISC-V Day 2018 Shanghai将在6月30日在复旦大学光华楼吴文政报告厅举办，RISC-V正被国内越来越多的高校学生所接触和学习。相比x86、ARM和MIPS，我们相信因为RISC-V标准本身的开放，以及建立在这种开放之上的大量开源项目，能够让学术研究更加方便和高效。 4 | 5 | 我们在此发起一个非官方的面向学生的参会资助活动，尽我们所能来帮助学生参加这次会议，给更多对RISC-V感兴趣的同学一个深入了解RISC-V的机会。 6 | 7 | **资助计划详细内容如下** 8 | 9 | 在校学生需要使用**教育邮箱**发送资助申请信到邮箱 10 | 11 | 学生需要首先简单介绍自己，尤其是学术经历和项目经历，之后我们很想了解你为什么对RISC-V感兴趣，并且愿意付出时间来参加这次会议。如果有接触过RISC-V甚至是做过任何相关项目，那么我们非常想听听你的相关经历和故事。（没有也没关系，这不会成为决定我们是否资助的关键因素） 12 | 13 | 请务必注明提供以下信息： 14 | 15 | - 真实姓名 16 | - 所在学校、专业和年级 17 | - 微信号 18 | - 手机 19 | 20 | 务必提供以下格式的邮件标题: **“我想参加RISC-V Day Shanghai - 姓名 - 微信号“** 21 | 22 | 第一波申请将于**6月15日晚12点**截止（因为6月17日是早鸟票结束的时间） 23 | 24 | 我们将会综合评定以后决定资助谁和资助多少费用，被资助的同学将会至少得到注册费用(20美元)的资助，如果资金充裕，对于外地同学我们也可能会提供部分路费和住宿费用的补贴。 25 | 26 | 一些说明： 27 | 28 | - 没有教育邮箱的还没上大学的学生请可以使用非教育邮箱（我知道有这样高手的存在） 29 | - 我们可能会要求学生提供注册的Invoice或者车票 30 | 31 | 在此我先替你们感谢提供资助的大佬们！ 32 | 33 | -------------------------------------------------------------------------------- /articles/riscv-softcore-contest-learned.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | # RISC-V软核大赛获奖者心得 6 | 7 | RISC-V基金会官方举办的RISC-V软核大赛在RISC-V Summit上公布。 8 | 9 | * 第一名: Charles Papond的VexRiscv: [repo: SpinalHDL/VexRiscvSoftcoreContest2018](https://github.com/SpinalHDL/VexRiscvSoftcoreContest2018) 10 | * 第二名: Antti Lukats的Engine-V: [repo: micro-FPGA/engine-V](https://github.com/micro-FPGA/engine-V) 11 | * 第三名: **Changyi Gu的PulseRain Reindeer: [repo: PulseRain/Reindeer](https://github.com/PulseRain/Reindeer)** 12 | * 最佳创意: Olof Kindgren的SERV: [repo: olofk/serv](https://github.com/olofk/serv) 13 | 14 | ---- 15 | 16 | 以下是大赛的榜眼*顾长怡*同学的心得和体会。 17 | 18 | 这次CPU比赛的第一名好像是个瑞士人。他是Spinal HDL 的专家。Spinal HDL我不了解，我觉得可能是和 Chisel 19 | 差不多的一类设计语言。他用Spinal HDL 设计了VexRISCV 系列的 CPU core， 20 | https://github.com/SpinalHDL/VexRiscv ， 有的针对Performance 优化，有的针对 Area 21 | 优化。他参赛的那个作品好像应该是 Performance 最好的。获得第一，当之无愧。 22 | 23 | 第二名好像是一个德国人。用的是microcode 设计，所以设计很微小。据他自己说，他的microcode compiler 24 | 有很长的历史，从dos 时代 就用 turbo pascal 写了。之前我看到他有个simulator， 是用Delphi 25 | 写的。他参赛的那个作品好像应该是 Area 最小的。获得榜眼，当之无愧。 26 | 27 | 最佳创意奖的获得者自己都很惊讶。他用的是 bitserial 的设计 （不要问我什么叫bitserial ). 28 | 理论上应该比第二名area/assets/images/articles/pipeline_2x2.png 更小，不过好像他的时间不够，没有完成全部zephyr 的 porting, 所以他对自己获奖也很惊讶。 29 | 30 | 那个最后一名的家伙就是我，妄图是strike a balance between performance and area, 31 | 然后代替niosII-e 或者 microblaze, 这样不同的FPGA平台都可以用同样的RISC-V核，更加portable. 32 | 前面两名的代码好像都是要直接要烧在FLASH 里面。这样在不同的FPGA平台上要有不同的load 方法。我另外加了个hardware 33 | OCD, 直接就可以从串口载入elf文件，也是为了可移植性。 34 | 35 | 目前的我的设计是 2x2 pipeline，每两个周期处理一个指令。这样也是为了让close timing 36 | 更方便一些。这样CPU就可以和rest of the circuit 运行在同一个频率上。同时我也用的 von neumann 结构，这样 37 | 对软件的要求也少一些。（第一名好像是harvard 结构） 38 | 39 | 总的感觉，我觉得这次比赛时间太紧，又要完成很多要求，比如zephyr porting 就要花不少的时间。所以很多人可能没有时间，就让我这个家伙忝列衣冠了。 40 | 41 | 下一步，我打算完善对 compress 指令的支持，如果可能，再提高一下performance. 献丑啦 42 | 43 | ![2x2 pipeline](/assets/images/articles/pipeline_2x2.png) 44 | 45 | ---- 46 | 47 | PulseRain Technology 总部位于美国加州圣地亚哥市。该公司专注于FPGA IP Core 和 48 | 嵌入式系统的设计，其创始人顾长怡先生有丰富的软硬件设计经验，并著有专著《Building Embedded Systems, Programmable Hardware》。该公司与中国与非网旗下的思得普信息科技有限公司在“小脚丫FPGA”项目上也有深入的合作。最近该公司的PulseRain Reindeer 软核在 2018 RISC-V Soft CPU 大赛中勇闯决赛并荣获季军。 49 | 50 | ![Building Embedded Systems, Programmable Hardware](/assets/images/articles/book-148421918X.jpg) 51 | 52 | 另外，上面提到著作拙作《Building Embedded Systems, Programmable Hardware》是他在2016出版的一本书，其在亚马逊的链接是[https://amzn.com/148421918X](https://www.amazon.com/Building-Embedded-Systems-Programmable-Hardware/dp/148421918X)。顾先生同时也希望这本书能在国内出版。 53 | 54 | ---- 55 | 56 | 最后，特别奖获得者Olof Kindgren @OlofKindgren 在Twitter上也展示了它bitserial CPU的解码部分，你能看懂吗？ 57 | 58 | > I want to write a bit about SERV, but as that will likely never happen, I thought I could at least share how the immediates are decoded as an example of one fun part of doing bitserial and saving resources. Consider it also an open challenge to make it more optimized :) 59 | 60 | ![Olof BitSerial Decoder](/assets/images/articles/serv_bitserial.jpg) 61 | -------------------------------------------------------------------------------- /articles/riscv-workshop-barcelona-special-rpt-day1.md: -------------------------------------------------------------------------------- 1 | ## 2018 RISC-V巴塞罗那 Workshop特别报道 (1) 2 | 3 | ### Welcome Address & Foundation Overview, Rick O' Connor 4 | 5 | - 巴塞罗那的第8届RISC-V workship是开办以来第3大的workshop，有325人参加。 6 | - 现在的统计，2018年第一季度，RISC-V基金会有约140个成员，来自25个国家。 7 | - 下一次的RISC-V workshop 将在印度 IIT Madras Chennai, 7月18-19日。 8 | 9 | ![RISC-V Members](/assets/images/articles/risc-v-workshop-barcelona/riscv-members.jpg) 10 | 11 | ![RISC-V Growth](/assets/images/articles/risc-v-workshop-barcelona/riscv-growth.jpg) 12 | 13 | ### State of the Union: RISC-V, Krste Asanovic 14 | 15 | - 指令集op-code空间关键词的区分：standard 现有的标准，custom 留给公司定义非标准扩展的部分，永远不会被标准使用，reserved 标准现在没有使用但是将来可能会被使用的空间。 16 | - ISA compliance 测试是用来保证使用RISC-V标准指令集编译的用户态程序可以运行在所有RISC-V的处理器上。 17 | 18 | > A system us minimally RISC-V-ISA-compliant if it runs claimed RISC-V unprivileged code correctly. 19 | 20 | - Platform compliance 测试用来确定RISC-V软件的运行环境。该测试需要由生态环境的提供者来协助完成。 21 | 22 | > A platform specification provides tight constraints on system configuration and options to support software ecosystem. 23 | > Platform compliance test provided by relevant ecosystem. 24 | 25 | - Linux ABI已经完成，内存模型现在正在公示期。 26 | - RISC-V成立了安全工作小组： Rambus的Helena Handschuh为主席。 27 | 28 | > - Develope consensus around best security practice. 29 | > - Develope and publish RISC-V security road map. 30 | > - Create repos and new attack trends, threats and countermeasures. 31 | > - Identify top 10 open challenges in security. 32 | 33 | ### The State of RISC-V Software, Palmer Dabbelt & Arun Thomas 34 | 35 | - LLVM 的RISC-V支持现在已经将RV32IM\[A\]FD支持融入主线，但是现在还差硬浮点、64位和RVC支持。 36 | - U-boot融入主线（RV32I），谢谢Andes的协助 37 | - UEFI支持正在进行中 38 | - Zephyr, SeL4融入主线，FreeRTOS准备中 39 | - GDB支持融入主线，但是还没有发布。OpenOCD的支持还不太稳定。现有商业支持：Seggar和Lauterbach, UltraSoC。IAR也在准备中。 40 | - 商业仿真器： Imperas OVP可以在10s之内启动Linux 41 | - 感谢AndesTech（Kito Cheng）对软件生态环境的贡献。 42 | 43 | ![Open Standard Work](/assets/images/articles/risc-v-workshop-barcelona/open-standard-work.jpg) 44 | 45 | ![RISC-V LLVM Porting](/assets/images/articles/risc-v-workshop-barcelona/riscv-llvm-porting.jpg) 46 | 47 | ### Vector ISA Proposal Update, Roger Espasa 48 | 49 | - 最近的更新 50 | * Register types moved to an extension. 51 | * Widening multiples. 52 | * Debating whether reductions should be in base or not. 53 | * Worked on overlaying V-reg and F-reg to save state -- won't happen. 54 | * Fixed point vclip instruction (not really new, but reporting out) 55 | * Mask support for speculative vectorization 56 | * Possibility to fit integer MADD within encoding 57 | - 问答环节：现在离V扩展草案完成最缺什么？答：缺少编译器的支持实现，现在等待Alex Bradbury在LLVM中对V的支持。 58 | - 问答环节：如果V扩展能使用更多的op-code空间，什么功能可能会需要空间？答：对2D vector（矩阵计算）的支持可以利用更多的空间来加速。 59 | 60 | 61 | ### Rishiyur: Formal spec update 62 | 63 | - 什么是ISA的formal spec？ 64 | * 提供一个清楚的并且可以阅读的标准。 65 | * 精确精确并且完整。 66 | * 机器可读。 67 | * 可以被执行 68 | * 可以作为输入用于其他的工具中（定理证明，模型检查和验证工具） 69 | - 现状： 70 | * 基金会将formal model和memory model小组分开。 71 | * 现有很多个formal模型（3个Haskell, 1个SAIL, 1个L3和1个Verilog） 72 | * Galios已经开始使用formal spec来验证指令集安全 73 | - 在两三个月后，将发布formal spec的草案，支持RV32IMAC和RV64IMAC, user/super/machine三个优先级，RVSTO内存模型 74 | - 希望能取代Spike成为RISC-V标准实现 75 | - 将加入对浮点和RVWMO的支持。 76 | 77 | ### RISC-V Memory Consistency Model Task Group Update, Daniel Lustig 78 | 79 | - RISC-V内存模型现在已经进入公示期（五月2日至6月16日） 80 | - 对标准的修改部分： 81 | * 第6章：RISC-V弱内存模型RVWMO 82 | * 第20章：Zam扩展，支持非对齐的原子操作 83 | * 第21章：Zsto扩展，RISC-V的total store order模型扩展 84 | * 附录A：解释文档和Litmus测试 85 | * 附录B：Formal memory model specification 86 | - 默认的原子操作不支持非对齐的原子操作 87 | - 所有的硬软件都将用RVWMO(弱内存模型)为默认内存模型，但是可以选择使用RVSTO(total store order)内存模型。 88 | - 使用RVSTO模型的代码不兼容RVWMO的硬件 89 | - 7000多个Litmus测试已经上线，也可用于测试内存模型的兼容性 90 | 91 | ![RVWMO in a Nutshell 1](/assets/images/articles/risc-v-workshop-barcelona/rvwmo-1.jpg) 92 | 93 | ![RVWMO in a Nutshell 2](/assets/images/articles/risc-v-workshop-barcelona/rvwmo-2.jpg) 94 | 95 | ### Unleashing the Power of Data with RISC-V, Martin Fink 96 | 97 | - 世界上50%的数据都存储在西部数据的设备上 98 | - 西部数据将实现自己的RISC-V核（两个），双发射，根据西部数据自己的数据负载情况优化的流水线 99 | - 需要自己设计处理器的原因：通用处理器不符合专用数据场景的性能要求，接口不开放 100 | - 将来，更多的设计需要在端节点快速的处理大量的数据 101 | - 西部数据将分析现有硬件License的局限性 102 | - 西部数据将在明年第一季度推出第一个带RISC-V处理器的芯片 103 | - 提问环节： 104 | * 这个是西部数据自己设计的核吗？回答：是的，我们有自己的研发团队。我们可能会在将来开源我们的核。最困难的部分在片上连接部分。我们也许需要把这一部分剥离。 105 | * 西部数据实现的两个核有什么区别吗？为什么是2个？回答：实际上我们的芯片内有20多个核，这只是其中的两个。我们根据profiling的结果，对处理器实现做了调整，也使用了特殊指令。 106 | 107 | ![Unleashing the Power of Data with RISC-V](/assets/images/articles/risc-v-workshop-barcelona/wd-riscv.jpg) 108 | 109 | ### RISC-V Debugging: Custom ISA Extensions, Multicore, DTM Variants, Markus Goehrle 110 | 111 | - Lauterbach现在占有了欧洲40%的JTAG市场 112 | - 现在已经提供可调试同步多核和非同步多核的产品，基于debug spec v0.13 113 | - 支持调试Linux 114 | - 支持调试异质核系统 115 | - 也可支持特殊指令集扩展（继承至TRACE32或者使用一个辅助调试单元） 116 | - 希望RISC-V的debug实现不要碎片化 117 | 118 | ### Jeremy: GDB for RISC-V 119 | 120 | - GDB已经融入主线，现在主要支持bare-metal模式 121 | - GDB支持的是比较高级的抽象，其实核具体DTM的实现关系不大，更主要的是和平台以及ABI的定义联系更紧密 122 | - 下面的工作： 123 | * 支持XML的目标平台定义 124 | * 支持内存映射表(memory map) 125 | * 支持远程IO（remote IO） 126 | * 支持non-DWARF的stack unwinding 127 | * 支持GDB simulator 128 | * 支持Linux调试 129 | 130 | ### Simon: software environment 131 | 132 | - 现在的多核调试缺乏确定性、可重复性和可控性 133 | - Imperas可以仿真U54-MC平台并在10秒内启动Linux 134 | - 仿真速度100-2000MIPS 135 | - 和UltraSoC共享调试接口，可实现仿真和实际调试接口的对换 136 | - 提问： imperas的仿真是周期精确的吗？回答：不是，是指令精确的，支持时间模型，可以和外围设备直接交互 137 | 138 | ### HiFive Unleashed: World's First Multi-Core RISC-V Linux Dev Board, Yunsup Lee 139 | 140 | - SiFive提供半导体云服务Silicon Cloud Services (SiFive SCS) 141 | - 目标：设计芯片就如订购一个披萨 142 | - 推出ChipLink: 基于TileLink支持一致性的片间串行通讯 143 | - SPEC的libquntum性能不好是由于编译器的优化不够 144 | - 和ADS合作将AI加速器放到FPGA内部，实现了HiFive+Microsemi+AI的人脸识别系统 145 | - ONCHIP使用了Freedom Everywhere实现了180nm的流片代工，ONCHIP的模拟IP现在可以从SiFive获得 146 | - SiFive开启了设计大赛，请大家建议基于HiFive Unleashed的工程，优胜者可获得流片机会 147 | - 希望众多厂商一起将HiFive开发板的价格拉低 148 | 149 | ![SiFive U540](/assets/images/articles/risc-v-workshop-barcelona/sifive-u540.jpg) 150 | 151 | ![SiFive Unleash](/assets/images/articles/risc-v-workshop-barcelona/sifve-unleashed.jpg) 152 | 153 | ### HiFive Unleashed Expansion Options and Capabilities, Ted Marena 154 | 155 | - Mi-V支持ChipLink，可作为HiFive的扩展板，也可以单独使用 156 | - 支持PCIe hub，SSD 157 | - 1999美金 158 | - **Mi-V中的软核已开源** 159 | 160 | ![SiFive U540 and MicroSemi](/assets/images/articles/risc-v-workshop-barcelona/sifive-microsmi.jpg) 161 | 162 | ### Simulating Heterogeneous Multi-node 32-bit and 64-bit RISC-V Systems Running Linux and Zephyr with the Open Source Renode Framework, Michael Gielda 163 | 164 | - Renode.io是一个开源的系统仿真器，可同时仿真多核。 165 | - 也可用于仿真IoT无线局域网 166 | 167 | ### Debian GNU/Linux Port for RISC-V 64-bit, Manuel Fernandez Montecelo 168 | 169 | - 2016年的ABI调整直接导致Debian和Fedora的porting停滞 170 | - 2017年重新开始，现在已经完成1000多个包的编译 171 | - 2017年3月份，实现了第二次干净的编译 172 | - 完成了75%的平台无关包编译 173 | - 完成了13k平台相关包中的9k个 174 | - 已经有GUI支持 175 | 176 | ### Fedora on RISC-V, Richard Jones 177 | 178 | - Fedora最从先融入主线的原则，不在支线保留关键特性的开发 179 | - Redhat经常将好的商业软件买去然后开源其代码 180 | - Fedora的编译历时两个月，16,000不同的编译包和13,000个二进制文件 181 | - 建议RISC-V指令集不要过分依赖于Linux的机制。成功的指令级必须要能支持Windows 182 | 183 | ![Fedora on RISC-V](/assets/images/articles/risc-v-workshop-barcelona/fedora-riscv.jpg) 184 | 185 | ### Smallest RISC-V Device for Next-Generation Edge Computing, Seiji Munetoh 186 | 187 | - 实现了SHA256 188 | - GF14LPP, Pulpino, RV32IMC, 2KB data SRAM 189 | - 0.076mm2 295umx296um 190 | 191 | ![Smallest RISC-V Chip](/assets/images/articles/risc-v-workshop-barcelona/smallest-riscv-ibm.jpg) 192 | 193 | ---- 194 | 195 | 作者：宋威 196 | 197 | 编辑：CNRV编辑部 198 | 199 | ---- 200 | 201 | 知识共享许可协议
本作品采用知识共享署名-非商业性使用-相同方式共享 3.0 中国大陆许可协议进行许可。商业转载请联系作者。 202 | -------------------------------------------------------------------------------- /articles/riscv-workshop-barcelona-special-rpt-day2.md: -------------------------------------------------------------------------------- 1 | ## 2018 RISC-V巴塞罗那 Workshop特别报道 (2) 2 | 3 | ### Fast Interrupts for RISC-V, Krste Asanovic, University of California, Berkeley 4 | 5 | - 基金会成立新的快速中断工作小组来支持嵌套抢占的中断处理 6 | - 当前的RISC-V标准支持两种中断方案 7 | * 直接连到处理器核的本地异常。这种方式不需要仲裁，可以从scause CSR中直接确定中断源，但是只有两种中断源（软件中断和定时器中断）。 8 | * 全局中断。全局中断通过平台中断控制器(PLIC)管理并路由中断信号。PLIC在多个硬件核心之间转发中断，处理器需要读取中断控制器的寄存器确定中断源。 9 | - 当前的中断响应支持中断向量，每个向量有4字节的空间来放1条32比特的指令 10 | - 当前中断模式存在的问题： 11 | * 除了特权模式外，不支持中断抢占 12 | * 本地中断支持向量操作但是优先级是固定的 13 | * 中断向量表只能跳转到上下1MB范围内的中断服务程序 14 | * PLIC有可变的优先级，但是不支持向量操作 15 | * PLIC需要两次IO访问去完成或转发中断。 16 | - 内嵌式（inline）和函数式的中断服务程序都需要被支持 17 | - 内嵌式的中断服务需要中断服务自己去保存需要使用的寄存器，速度较快，上下文切换代价较小 18 | - 函数式的中断服务程序需要中断调用去保存上下文，代价较大，使用硬件加速效果也不会明显 19 | - 解决上下1MB的限制： 20 | * 在中断向量中保存函数指针需要先读取指针，难以实现原子操作。 21 | * SiFive的建议是使用新的中断优先级，然后用指令将可跳空间扩大至2GB 22 | - 支持中断抢断之后，中断的优先级也需要保存进上下文。 23 | - 可以尝试将mpp/mil/mie融入mcause寄存器来减少上下文保存代价 24 | - 问题：是否会发布实例代码？会。 25 | - 现在为什么只留了4B给每一个中断向量？节约空间，因为很多指令都跳转到相同的地址，不需要保存上下文。如果保存上下文，调用需要四条指令，开销太大。 26 | 27 | ### RISC-V DSP (P) Extension Proposal, Chuan-Hua Chang, Andes Technologies and Richard Herveille, RoaLogic BV 28 | 29 | - P扩展指令集将定义Packed-SIMD指令 30 | - Andes目前已经被超过25亿的嵌入式SoC使用 31 | - Andes的Change是P扩展指令集工作小组的主席，预计P扩展将首先基于Andes的V3 DSP指令集 32 | - P指令集将基于通用寄存器，支持8/16/32宽度的数据类型。采用GPR比独立的寄存器要更加高效，支持高性能的通用程序开发 33 | - P指令集希望支持的数据类型和指令可以被编译器很好的识别 34 | - 如果编译器不能识别，将提供对软件开发人员提供的Instrinic函数以方便其使用这些DSP指令 35 | - 最后的办法是提供相应的库和中间件 36 | - 在RV32中支持对64比特的Vector操作需要使用一对RV32中的寄存器，需要编译器自动生成DSP指令 37 | - 提问：编译器支持的难度在哪里？答：似乎数据类型是最难的部分 38 | 39 | 40 | ### RISC-V ISA Cryptographic Extensions Proposal Summary, Richard Newell, Microsemi 41 | 42 | - 介绍了ucTEE和crypto扩展的情况 43 | - 该组现在已经成为会员最多的工作组 44 | - ucTEE是现在是针对一个没有MMU的系统 45 | - 为了更好的开展工作，ucTEE和crypto现已拆分为两个工作组 46 | 47 | ### Formal Assurance for RISC-V Implementatons, Daniel Zimmerman, Galois and Joseph Kiniry, Galois 48 | 49 | - 我们如何确保指令集定义的准确性 50 | - 有两件事情需要证明： 51 | * 系统做该做什么 52 | * 系统不该做任何其他的（经常被忽略） 53 | - 怎么能确定一个处理器是RV32I兼容的呢？ 答案是形式化的验证它 54 | - 是否可行呢？等价证明工具通常存在于Verilog或者SystemVerilog相关的工具 55 | - 所以为了实现这一点，需要： 56 | * 一份机器可读的标准，以及对于一个实现的正确性安全性标准(Specification) 57 | * 一种证明其一致性的方法 58 | * 简化、理解和探索这些测量的方法 59 | - 现在的模型很多，如何选取测试和验证模型？使用大量的测试，使用仿真覆盖率，使用多模型的仿真结果比较 60 | - 安全属性这部分是最难的，非常难于证明。在证明这件事上很难达成一致。 61 | - 一个领域特定语言：LANDO，用来描述架构、正确性和安全性相关的属性 62 | - 有效的度量很重要：我们必须帮助工程师去理解和了解其设计的有效性，并且将其可视化 63 | - 挑战 64 | * 精确的衡量 65 | * 安全度量的发展 66 | * 需要商业工具在有效性证明、验证和可度量性方面的支持 67 | 68 | ### Undefined, Unspecified, Non-deterministic, and Implementation Defined Behavior in Verifiable Specifications, Cliford Wolf, Symbiotic EDA 69 | 70 | - 未定义的行为：在某种情况下不会去做的；如果一些程序尝试做了未规定的事情，对于该程序来说整个规范是无效的 71 | - 未定义的值：未定义操作得到的结果 72 | - 未指定的值：指令没有做其他破坏性更大的事情，仅仅是返回了规范没有明确指定的值 73 | - 具体实现定义的行为/值：某些时候这是相比其他方法来说最好的选择 74 | - RISCV-V 规范里存在漏洞 75 | - 提倡使用实现定义的行为 76 | - 完整定义的行为最好不过了 77 | 78 | ### Foundatonal HPC Systems for 2020 and Beyond, Steven Wallach, Micron Technology 79 | 80 | - 2.0的体系结构需要考虑安全，是一个已内存为核心的体系结构 81 | - 2.0体系结构将使用128比特的地址空间，其中高64比特为目标ID,一个唯一的和ISA无关并且时不变的ID(带版本的) 82 | - 低64比特为子节地址，所以RV64和RV128直接兼容 83 | - 使用安全体系结构，加密指令，通过彻底隔离来抵御Spectre和Meltdown攻击 84 | - 3.0的体系结构? 使用语言来提高安全 85 | 86 | ### Mateo: BSC processor initiative 87 | 88 | - BSC现有400多的研究人员 89 | - HPC的应用需要RISC-V支持长向量，有限的控制流，分层次的加速，支持MPI和OpenMP，并支持机器学习的加速 90 | - BSC在招人 91 | 92 | ### Securing High-performance RISC-V Processors from Time Speculaton, Christopher Celio, Esperanto and Jose Renau, Esperanto 93 | 94 | - 我们依然可以不用修改ISA就构建高性能的CPU: 我们只需要改进微架构就可以 95 | - 如何理解时间攻击？并提出N种解决方案。见Slide 96 | - 我们可以定义时间域，一个时间域不能影响另一个时间域的性能，但是时间域很难定义 97 | - 从大层面来说，我们需要消除假设执行的痕迹，一旦假设失败，必须销毁所有的痕迹，而且要避免影响内存带宽（也是侧信道） 98 | - RISC-V需要做什么？ 99 | - 不需要增减指令（除了为了优化性能所需的Save/Restore） 100 | - 讨论和沟通好的微架构设计机制 101 | - 在平台标准上的尽可能多的合作 102 | - 要知道很多设计决策都影响安全性 103 | - 性能计数器的可见性不应跨越时域 104 | - 请给我们分享你的想法，给出你的反馈 105 | - **我们希望RISC-V成为一个成功的指令集** 106 | 107 | ![Espertante](/assets/images/articles/risc-v-workshop-barcelona/esperante-1.jpg) 108 | 109 | ### Use of RISC-V on Pixel Visual Core, Mat Cockrell 110 | 111 | - Pixel Visual核是由谷歌从头自行设计的领域专用处理器（Domain Specific Core)，包含8核 A53 112 | - 其总线上又多个加速器 113 | - 在众多RISC-V核中，Google选择了RI5CY 114 | 115 | ![Google RISC-V RI5CY](/assets/images/articles/risc-v-workshop-barcelona/google-ri5cy.jpg) 116 | 117 | ### Linux-Ready RV-GC AndesCore with Architecture Extensions, Charlie Su, Andes Technologies 118 | 119 | - CoDense：在RVC基础上代码密度的进一步提高 120 | - 支持P-ext中的DSP/SIMD指令 121 | - 支持定制化指令 122 | - 非指令集扩展（基于CSR）：向量中断和缓存管理等 123 | - N25/NX25 V5 AndesCore 124 | - 在TSMC 28nm HPC工艺下：小核：3.7万门 @ 1GHz, 大核：15.9万门 @ 1.15GHz 125 |    - 单精度除法需要15个周期，双精度29个周期，可后台执行 126 |    - 软件友好的非对齐数据存取（如果不支持将导致异常处理100个周期左右） 127 | 128 | ![Andes DSP P-ext](/assets/images/articles/risc-v-workshop-barcelona/andes-1.jpg) 129 | 130 | ### Processor Trace in a Holistc World, Gajinder Panesar, UltraSoC 131 | 132 | - 提供可视化的程序执行过程很重要 133 | - 一种实现的方式是记录处理器分支记录 134 | - For cores retire N instructions, need to replicated N times 135 | - 如果一个核可以在一个周期内执行N条指令，trace的接口就要扩大N倍 136 | - 对于多发射的核心，trace的接口也必须扩大至相应指令发射数 137 | - 输出需要被编码（压缩） 138 | - 现在每条指令需要平均0.252个bit，压缩的效率还不错（不包含打包所需的额外开销） 139 | - RISC-V的trace工作小组将致力于标准化trace的格式和接口 140 | - 问：trace在host端实现分支预测可以提高其压缩率么？答：可以 141 | 142 | ![UltraSoC 1](/assets/images/articles/risc-v-workshop-barcelona/ultrasoc-1.jpg) 143 | 144 | ![UltraSoC 2](/assets/images/articles/risc-v-workshop-barcelona/ultrasoc-2.jpg) 145 | 146 | ### RISC-V Meets 22FDX: an Open Source Ultra-low Power Microcontroller Platorm for Advanced FDSOI Technologies, Pasquale Davide Schiavone, ETH Zurich, Sanjay Charagulla, GlobalFoundries 147 | 148 | ![PULP-1](/assets/images/articles/risc-v-workshop-barcelona/pulp-1.jpg) 149 | 150 | ![PULP-2](/assets/images/articles/risc-v-workshop-barcelona/pulp-2.jpg) 151 | 152 | ![PULP-3](/assets/images/articles/risc-v-workshop-barcelona/pulp-3.jpg) 153 | 154 | ![PULP-4](/assets/images/articles/risc-v-workshop-barcelona/pulp-4.jpg) 155 | 156 | ![PULP-5](/assets/images/articles/risc-v-workshop-barcelona/pulp-5.jpg) 157 | 158 | ### Ariane: An Open-Source 64-bit RISC-V Applicaton Class Processor and latest Improvements, Florian Zaruba, ETH Zurich and Luca Benini, ETH Zurich 159 | 160 | - PULP已经支持IEEE754的浮点单元了 161 | 162 | ![PULP Ariane 1](/assets/images/articles/risc-v-workshop-barcelona/pulp-ariane-0.jpg) 163 | 164 | ![PULP Ariane 2](/assets/images/articles/risc-v-workshop-barcelona/pulp-ariane.jpg) 165 | 166 | ---- 167 | 168 | 编辑：CNRV编辑部 169 | 170 | ---- 171 | 172 | 知识共享许可协议
本作品采用知识共享署名-非商业性使用-相同方式共享 3.0 中国大陆许可协议进行许可。商业转载请联系作者。 173 | -------------------------------------------------------------------------------- /articles/spike-linux.md: -------------------------------------------------------------------------------- 1 | Spike模拟Linux 5.3教程 2 | === 3 | 4 | 作者：[Liboya-CB](https://github.com/Liboya-CB), 2019年11月。 5 | 6 | ### 相关工具版本说明 7 | 8 | * riscv-gnu-toolchain: [7833a53](https://github.com/riscv/riscv-gnu-toolchain/tree/7833a53f8b0d0edb2bec0bb9a177685ae75570d5) 9 | 10 | * riscv-pk: [a3e4ac6](https://github.com/riscv/riscv-pk/tree/a3e4ac61d2b1ff37a22b9193b85d3b94273e80cb) 11 | 12 | * riscv-isa-sim: [88a8528](https://github.com/riscv/riscv-isa-sim/tree/88a852836acb4c7166b1aa4102e11354bfd99234) 13 | 14 | * linux: [v5.3-rc4](https://git.kernel.org/pub/scm/linux/kernel/git/torvalds/linux.git/commit/?id=d45331b00ddb179e291766617259261c112db872) 15 | 16 | * busybox: [busybox-1.26.2](http://busybox.net/downloads/busybox-1.26.2.tar.bz2) 17 | 18 | ### 环境变量设置 19 | 20 | ```bash 21 | $ export TOP=/home//Riscv // 整个环境的顶层目录 22 | $ export RISCV=$TOP/riscv-tools/riscv-tc // riscv compiler编译器安装目录，可换至其他目录 23 | $ export PATH=$PATH:$RISCV/bin 24 | ``` 25 | 26 | 建议将一下环境变量专门设置到单独的文件中，每次使用时source对应文件。 27 | 如想确定变量是否为想要的目录，可以以类似`echo $TOP`的方式查看。 28 | 29 | ### toolchain安装 30 | 31 | 按照[riscv-gnu-toolchain](https://github.com/riscv/riscv-gnu-toolchain/tree/7833a53f8b0d0edb2bec0bb9a177685ae75570d5)、[riscv-pk](https://github.com/riscv/riscv-pk/tree/a3e4ac61d2b1ff37a22b9193b85d3b94273e80cb)和[riscv-isa-sim](https://github.com/riscv/riscv-isa-sim/tree/88a852836acb4c7166b1aa4102e11354bfd99234)的步骤安装编译。 32 | 33 | 截止这一步骤，编译即可执行一个riscv程序，可以编译一个hello world 程序测试Toolchain，使用命令：spike pk hello 。 34 | 35 | ```bash 36 | echo -e '#include \n int main(void) { printf("Hello world!\\n"); return 0; }' > hello.c 37 | riscv64-unknown-elf-gcc -o hello hello.c 38 | spike pk hello 39 | ``` 40 | 41 | ### Linux Kernel 42 | 43 | 下载至$TOP，并通过riscv64-unknown-linux-gnu-进行编译。 44 | 45 | ```bash 46 | make -j16 ARCH=riscv CROSS_COMPILE=riscv64-unknown-linux-gnu- 47 | ``` 48 | 49 | #### Busybox 50 | 51 | 下载至$TOP并解压： 52 | 53 | ```bash 54 | curl -L http://busybox.net/downloads/busybox-1.26.2.tar.bz2 >busybox-1.26.2.tar.bz2 55 | tar xvjf busybox-1.26.2.tar.bz2 56 | ``` 57 | 58 | 进入busybox目录，使用`make allnoconfig`关闭所有busybox配置选项。再通过`make menuconfig`开启相关选项，包括： 59 | 60 | ```bash 61 | CONFIG_STATIC=y, listed as “Build BusyBox as astatic binary (no shared libs)” in BusyBox Settings Build Options 62 | CONFIG_FEATURE_INSTALLER=y, listed as“Support –install [-s] toinstall applet links at runtime” in BusyBox Settings General Configuration 63 | CONFIG_CROSS_COMPILER_PREFIX=riscv64-unknown-linux-gnu-,listed as “Cross Compiler prefix” inBusyBox Settings Build Options 64 | CONFIG_INIT=y, listed as “init” in Init utilities 65 | CONFIG_ASH=y, listed as “ash” in Shells 66 | CONFIG_ASH_JOB_CONTROL=n, listed as “Ash → Job control” inShells 67 | CONFIG_MOUNT=y, listed as “mount” in Linux SystemUtilities 68 | CONFIG_FEATURE_USE_INITTAB=y, listed as “Support reading aninittab file” in Init Utilities 69 | ``` 70 | 71 | 配置结束后，采用make_rootfs.sh脚本来编译busybox，构建Root Disk Image，创建initramfs。 72 | 73 | **inittab**： 74 | 75 | ```bash 76 | ::sysinit:/bin/busybox mount -t proc proc /proc 77 | ::sysinit:/bin/busybox mount -t tmpfs tmpfs /tmp 78 | ::sysinit:/bin/busybox --install -s 79 | /dev/console::sysinit:-/bin/ash 80 | ``` 81 | 82 | **make_rootfs.sh**： 83 | ```bash 84 | CDIR=$PWD 85 | if [ -z "$BUSYBOX" ]; then BUSYBOX=$CDIR/busybox-1.26.2; fi 86 | 87 | 88 | if [ -z "$LINUX" ]; then LINUX=$CDIR/linux; fi 89 | 90 | if [ -d "$BUSYBOX" ] && [ -d "$LINUX" ]; then 91 | echo "build busybox..." 92 | make -j$(nproc) -C "$BUSYBOX" 2>&1 1>/dev/null 93 | if [ -d rootfs ]; then rm -fr rootfs; fi 94 | mkdir rootfs && 95 | cd rootfs 96 | mkdir -p bin etc dev lib proc sbin sys tmp usr usr/bin usr/lib usr/sbin 97 | cp "$BUSYBOX"/busybox bin/ 98 | ln -s bin/busybox ./init 99 | cp $CDIR/inittab etc/inittab 100 | echo "\ 101 | mknod dev/console c 5 1 && \ 102 | find . | cpio -H newc -o > "$LINUX"/rootfs.cpio\ 103 | " | fakeroot && 104 | if [ $? -ne 0 ]; then echo "build busybox failed!"; fi 105 | else 106 | echo "make sure you have both linux and busybox downloaded." 107 | fi 108 | 109 | ``` 110 | 111 | ### 配置Linux并编译 112 | 113 | 进入kernel目录，使用命令`make ARCH=riscv menuconfig`进入图形化界面，配置： 114 | ```bash 115 | CONFIG_VT_CONSOLE=n 116 | Initramfs source file 输入Enter键将其更改为“/rootfs.cpio” 117 | CONFIG_HVC_RISCV_SBI=y 118 | ``` 119 | 120 | 进入Linux目录，编译Kernel，生成vmlinux： 121 | ```bash 122 | make -j4 ARCH=riscv CROSS_COMPILE=riscv64-unknown-linux-gnu- vmlinux 123 | ``` 124 | 125 | 重新进入riscv-pk目录编译，这步会将vmlinux包装至bbl中。 126 | 127 | ```bash 128 | cd /build 129 | rm -rf * 130 | ../configure --prefix=$RISCV --host=riscv64-unknown-linux-gnu --with-payload=/vmlinux 131 | make 132 | make install 133 | ``` 134 | 135 | 最后，执行`spike bbl`即可用spike模拟Linux。 136 | 137 | ### 说明 138 | 为何设置`CONFIG_VT_CONSOLE=n`的原因请参考该[链接](https://www.cnblogs.com/brucemengbm/p/6707111.html)。 139 | -------------------------------------------------------------------------------- /articles/tl-spec-zh-translate.md: -------------------------------------------------------------------------------- 1 | ## SiFive TileLink规格书1.7.1(草案) 的中文翻译 2 | 3 | 在SiFive的授权下，一些国内志愿者将SiFive TileLink 规格书1.7.1(草案)翻译成了中文版。 4 | 5 | 对于中文版翻译有任何问题、意见或者建议，可以在此新建[Issue](https://github.com/cnrv/home/issues)，或是直接写邮件给。 6 | 7 | 贡献者： 8 | 9 | - 翻译：刘鹏、林容威、李沛南 10 | - 校对：宋威 11 | - 技术支持：郭雄飞 12 | 13 | 下载链接：**[tilelink-spec-1.7.1-draft.zh.pdf](/assets/files/tilelink-spec-1.7.1-draft.zh.pdf)** 14 | 15 | 16 | 17 | 18 | -------------------------------------------------------------------------------- /articles/why-come-to-join-risc-v-day-shanghai.md: -------------------------------------------------------------------------------- 1 | ## 为什么你需要来上海参加RISC-V Day 2 | 3 | 1. 在群里浑浑噩噩混了这么久，是时候见见各位大牛的肉身了（似乎他们都来了 4 | 2. 茶歇的英文为什么叫Networking Break，是因为茶歇并不是要让你来贪吃和喝免费咖啡的，而是让你找机会认识你未来的伙伴和基友的（这也是为什么要给每个人印个名牌 5 | 3. 你不用担心RISC-V在某些方面不如ARM，群主预测他们会长期共存，原因很简单，因为RISC-V能够做一些ARM做不了的事（万一有一天Arch License不要钱我就囧了 6 | 4. 这次活动除了想要和大家展现的除了RISC-V技术之外，其实更多的是让大家看到RISC-V在全世界尤其是中国蓬勃发展的势头（真挺猛的 7 | 5. 或许你认为只有设计CPU设计者或者深度使用者才需要参加这次会议，但请允许我大胆的预测，未来差不多点的技术公司都有可能要自己定制自己的U以及领域特定芯片（还不快来抢人 8 | 9 | 作者：郭雄飞 10 | -------------------------------------------------------------------------------- /assets/css/special-style.scss: -------------------------------------------------------------------------------- 1 | --- 2 | --- 3 | 4 | @import "jekyll-theme-modernist-special"; 5 | -------------------------------------------------------------------------------- /assets/css/style.scss: -------------------------------------------------------------------------------- 1 | --- 2 | --- 3 | 4 | @import "jekyll-theme-modernist"; 5 | -------------------------------------------------------------------------------- /assets/files/tilelink-spec-1.7.1-draft.zh.pdf: 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'width=device-width,minimum-scale=' + scales[0] + ',maximum-scale=' + scales[1]; 11 | doc.removeEventListener(type, fix, true); 12 | } 13 | 14 | if ((meta = meta[meta.length - 1]) && addEvent in doc) { 15 | fix(); 16 | scales = [.25, 1.6]; 17 | doc[addEvent](type, fix, true); 18 | } 19 | 20 | }; -------------------------------------------------------------------------------- /bi-week-rpts/2017-06-21.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | ## RISC-V双周简报 (2017-06-21) 6 | 7 | 1. [RV32E support for GNU toolchain/Qemu](https://groups.google.com/a/groups.riscv.org/d/msgid/sw-dev/CA%2ByXCZBevqzCeLU5p69qqp55h00gZFNdHo3ZEtyk_LcPPOH%3DCQ%40mail.gmail.com) 8 | - RV32E的toolchain已经开始在github上review了 (by Kito Cheng) 9 | - [github review link:gcc](https://github.com/riscv/riscv-gcc/pull/77) 10 | - [github review link:binutils](https://github.com/riscv/riscv-binutils-gdb/pull/87) 11 | - [github review link:newlib](https://github.com/riscv/riscv-newlib/pull/18) 12 | - [github review link:qemu](https://github.com/riscv/riscv-qemu/pull/61) 13 | - 除了Andes以外，ETH也会针对Pulpino v2 发布 RV32E的toolchain和SDK。 14 | 2. [Compatibily test group formed](https://groups.google.com/a/groups.riscv.org/d/msgid/sw-dev/36d9e3da-824d-c588-3c97-b520a0430e14%40codasip.com?utm_medium=email&utm_source=footer) 15 | > Hi everyone, 16 | > 17 | > based on the last RISC-V workshop in Shanghai, a new task group aiming at creating compliance test suite for RISC-V implementations was formed. 18 | > As a chair of this group, I would like to invite you to participate. 19 | > The main goals of this group for now are these: 20 | > 21 | > to define the form of formal specification for compliance tests, 22 | > to define organization of files and versioning, 23 | > to define the form of tests themselves, 24 | > to define suitable coverage metrics for tests, 25 | > to clearly distinguish between verification vs. compliance. 26 | > If you are willing to help us with these goals, do not hesitate to contact me or request the membership of Compliance TG. 27 | > 28 | > by Marcela Zachariasova 29 | > ... 30 | 3. lowRISC [minion-v0.4 tutorial](http://www.lowrisc.org/docs/minion-v0.4/) is online. 31 | 4. Pulpino v2 news 32 | - Frank在pulpino的mailing list里公布了Pulpino v2的一些细节，预计八月会发布。 33 | 5. [glibc port1 submitted to upstream](https://groups.google.com/a/groups.riscv.org/d/msgid/sw-dev/mhng-67c86d52-9383-4720-a928-469545d399cb%40palmer-si-x1c4) 34 | > I just submitted a glibc patch set to the upstream mailing list, and pending 35 | > the code reviews I hope we will make it upstream by the 2.26 release slated for 36 | > early August. Darius, Andrew and I have offered to be maintainers of the port. 37 | > 38 | > https://sourceware.org/ml/libc-alpha/2017-06/msg00622.html 39 | > 40 | > We currently also have Linux patches in progress, which have been progressing 41 | > well. I hope we'll be able to make it into the 4.14 release, though 4.13 might 42 | > still be a possibility. With any luck I'll be able to get through another 43 | > round of code review in the next week or so and then we'll see how well we're 44 | > doing. 45 | 46 | 6. [Linux being upstreamed](https://groups.google.com/a/groups.riscv.org/d/msgid/patches/20170614183048.11040-12-palmer%40dabbelt.com) 47 | 7. [Sodor update progress in GSoC](https://codelec.github.io/gsoc/gsoc1/) 48 | - Google summer of code里，有一个project来自Fossi Foundation. Kritik 和他的mentor Stefan & Chris正在把教育用的Sodor更新到最新版。 49 | 8. [Blog about chisel](http://blog.edmondcote.com/) 50 | - 一个关於chisel的blog，有在学chisel的可以参考。 51 | 52 | ### Interesting technical discussion 53 | 54 | 1. [Cache maintenance instruction](https://groups.google.com/a/groups.riscv.org/d/msgid/isa-dev/fea83558-920d-4d62-a584-b7df5bac24aa%40groups.riscv.org?utm_medium=email&utm_source=footer) 55 | - 很多人正在讨论RISC-V要不要有特定的Cache Instructions，有人认为可以不用，用syscall就好，而且使用cache instruction 會太 implementation-specific。 56 | 但也有人看法不同。Mailing list里正在激烈的讨论。 57 | 58 | ### Marketing Update 59 | 60 | 1. [Trace support for RISC-V from UltraSoC and IP vendors](http://www.ultrasoc.com/ultrasoc-announces-industrys-first-processor-trace-support-risc-v/) 61 | 2. [RISC-V implementation considerations at DAC 2017](http://www2.dac.com/events/eventdetails.aspx?id=223-23) 62 | 3. [Ada on RISC-V core](http://blog.adacore.com/ada-on-the-first-risc-v-microcontroller) 63 | 64 | ---- 65 | 66 | Editor: 黄柏玮，宋威，郭雄飞 67 | 68 | ---- 69 | 70 | 知识共享许可协议
本作品采用知识共享署名-相同方式共享 2.0 通用许可协议进行许可。 71 | -------------------------------------------------------------------------------- /bi-week-rpts/2017-08-03.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | # RISC-V 双周简报 (2017-08-03) 6 | 7 | ## RV新闻 8 | 9 | ### RISC-V教育专题邮件列表成立 10 | 11 | Krste Asanovic正式宣布设立独立的[RISC-V教育专题邮件列表](https://groups.google.com/a/groups.riscv.org/forum/#!forum/riscv-teach): [RISC-V Teach](mailto:riscv-teach@groups.riscv.org) 12 | 13 | ### RISC-V版Compiler Explorer 14 | 15 | [Michael Clark](mailto:michaeljclark@mac.com)，rv8二进制解释执行器的作者，将RISC-V的GNU GCC7.1编译器加入了Compiler Explorer的支持中。 16 | Compiler Explorer是一个在线的编译器，可以将一小段代码编译成汇编代码并很友好地显示在同一个页面中，十分有利于理解编译器的编译结果。 17 | 现在的版本架在Michael Clark自己的AWS云中，可以从这里访问：[https://cx.rv8.io](https://cx.rv8.io/)。感兴趣的同学不如尝试一下。 18 | 19 | ![cx.rv8.io](/assets/images/bi-weekly-rpts/2017-08-03/rv8-screenshot.png) 20 | 21 | ### RISC-V中文书 22 | 23 | 正在筹划中RISC-V中文书：[《关于RISC-V你所需要知道的一切》](https://www.gitbook.com/book/leishangwen/everything_you_need_to_know_about_riscv/details) 正在积极筹备中。现在已基本确定前4章的主要内容。希望RISC-V的爱好者们贡献力量一起来写这本书。（书籍的License目前定位CC-By-NC-SA） 24 | 25 | ### [Linux porting patch 第七版](https://groups.google.com/a/groups.riscv.org/d/msgid/patches/20170801010009.3302-1-palmer%40dabbelt.com) 26 | 27 | 虽然错过了4.13，但 Palmer 仍然继续在改善linux port。最近他提交了第七版，同时也提到下一步是希望能尽快进入linux-next。 28 | 29 | ### [newlib/libgloss/libm patch](https://groups.google.com/a/groups.riscv.org/d/msgid/patches/CA%2ByXCZCi-5q%3D64XcUcPwwDSUt-HrY4-W4MXu9wDTNZ1z-9HMbg%40mail.gmail.com) 30 | 31 | 最近，newlib/libgloss/libm 的 RISC-V patch 开始被review了。期待它能早日通过。 32 | 33 | ### [B 小组重启](https://groups.google.com/a/groups.riscv.org/d/msgid/isa-dev/DM5PR12MB1563603EBA911D7EE956F636E9B80%40DM5PR12MB1563.namprd12.prod.outlook.com?utm_medium=email&utm_source=footer) 34 | 35 | Rex McCrary 在 isa-dev 上向大家宣布了 B 小组重启的消息。期待他们能设计出好的B extension。 36 | 37 | ### [Hackaday: VexRiscv: A Modular RISC-V Implementation for FPGA](http://hackaday.com/2017/07/21/vexriscv-a-modular-risc-v-implementation-for-fpga/) 38 | 39 | Hackaday介绍了一个新的RISC-V CPU实现: VexRiscv，重点是这个CPU是用另一种高层描述语言SpinalHDL描述的，SpinalHDL也是基于Scala设计的一种DSL. 40 | 41 | > Since an FPGA is just a sea of digital logic components on a chip, it isn’t uncommon to build a CPU using at least part of the FPGA’s circuitry. VexRiscv is an implementation of the RISC-V CPU architecture using a language called SpinalHDL. 42 | > 43 | > SpinalHDL is a high-level language conceptually similar to Verilog or VHDL and can compile to Verilog or VHDL, so it should be compatible with most tool chains. VexRiscv shows off well in this project since it is very modular. You can add instructions, an MMU, JTAG debugging, caches and more. 44 | > 45 | > ... 46 | 47 | Github: [https://github.com/SpinalHDL/VexRiscv](https://github.com/SpinalHDL/VexRiscv) 48 | 49 | ### [EETime: Hot Chips Gets More Diverse](http://www.eetimes.com/author.asp?section_id=36&doc_id=1332063) 50 | 51 | > An IoT session will include the first of two talks on RISC-V, the open-source CPU architecture spurring lots of interest. We’ll hear about an SoC from SiFive and later that day an open source fabric for accelerators. 52 | > 53 | > ... 54 | 55 | _详见暴走事件_ 56 | 57 | ## 技术讨论 58 | 59 | ### [多中断时的响应顺序](https://groups.google.com/a/groups.riscv.org/forum/#!msg/isa-dev/_SECLWl8qWk/WCmJHI-_CgAJ) 60 | 61 | 如果多个中断同时到来，一个是机器(machine)态的中断源但是会被转移(delegate)到用户(user)态响应，另一个是系统(supervisor)态的中断，哪一个会被先响应呢？ 62 | 63 | 回答是：系统中断会被先响应。机器中断可能被先响应，然后被转移到用户态，这时候系统态的优先级比用户态高，于是发生中断抢占，结果还是系统中断被先响应。Privilege spec将加上这样的解释： 64 | 65 | > Multiple simultaneous interrupts destined for different privilege 66 | > modes are handled in decreasing order of destined privilege mode. 67 | > Multiple simultaneous interrupts destined for the same privilege mode 68 | > are handled in the following decreasing priority order: MEI, SEI, UEI, 69 | > MSI, SSI, USI, MTI, STI, UTI. Synchronous exceptions are of lower 70 | > priority than all interrupts. 71 | 72 | Link: [https://goo.gl/4rj1hp](https://goo.gl/4rj1hp) 73 | 74 | ### 原子操作(atomic operation)与临界区(critical section) 75 | 76 | 这是一个老话题，但最近又被重新提起。 77 | 78 | #### [RISC-V为什么建议使用LL/SC(load lock and store check)来实现临界区而不使用CAS(compare and swap)的原子操作来实现呢？](https://github.com/riscv/riscv-isa-manual/issues/93) 79 | 80 | CAS不能很好地处理[ABA问题](https://en.wikipedia.org/wiki/ABA_problem)。LL/SC机制能够保证硬件锁没有被写过，即使是写成同样的值。 81 | 82 | > In multithreaded computing, the ABA problem occurs during synchronization, when a location is read twice, has the same value for both reads, and "value is the same" is used to indicate "nothing has changed". However, another thread can execute between the two reads and change the value, do other work, then change the value back, thus fooling the first thread into thinking "nothing has changed" even though the second thread did work that violates that assumption. 83 | > 84 | > From Wikipedia 85 | 86 | Github Issue: [https://git.io/v72so](https://github.com/riscv/riscv-isa-manual/issues/93) 87 | 88 | #### [原子操作能在微实现中替换成两个微操作吗？](https://groups.google.com/a/groups.riscv.org/forum/#!msg/hw-dev/siW5CT4V5bY/284nC0_pBAAJ) 89 | 90 | 这样是很危险的。如果在微操作过程成出现中断等等跳转，原子操作的原子性就被打破了。 91 | 92 | Link: [https://goo.gl/XrwiiB](https://goo.gl/XrwiiB) 93 | 94 | ### 直接缓存操作(explicit cache control)指令提案([第3版](https://groups.google.com/a/groups.riscv.org/forum/#!msg/isa-dev/Xa1y68PxjAU/MB2rLM1zAAAJ), [第4版](https://groups.google.com/a/groups.riscv.org/forum/#!msg/isa-dev/eKkGAN2-jss/4uRoQi2TBAAJ)) 95 | 96 | **提示：这仅是对RISC-V指令扩展的提案，不代表提议已被接纳** 97 | 98 | [Jacob Bachmeyer](mailto:jcb62281@gmail.com) 又提出了直接缓存操作指令的第3版。 99 | 100 | 直接缓存操作指令扩展了FENCE指令还未用的指令空间。 101 | 102 | 其主要的功能包括： 103 | 104 | + FENCE(有的架构也叫barrier) 105 | - FENCE.I 原有的指令fence 106 | - FENCE.RD 带区间的数据fence 107 | - FENCE.RI 带区间的指令fence 108 | + 预取 109 | - MEM.PF(0-3) 在L0至L3预取数据 110 | - MEM.PF.EXCL 预取数据并获得可写权限 111 | - MEM.PF.ONCE 欲取数据并暗示只读一次(assistant cache) 112 | - MEM.PF.TEXT 预取指令 113 | + 缓存锁定(把部分缓存的区域变成scratchpad) 114 | - CACHE.PIN 锁定数据区域 115 | - CACHE.UNPIN 解锁数据区域 116 | - CACHE.PIN.I 锁定指令区域 117 | - CACHE.UNPIN.I 解锁指令区域 118 | + 缓存清理(flush) 119 |  - CACHE.WRITEBACK 强制写回缓冲区域（但不失效） 120 | - CACHE.FLUSH 清除缓冲区域（写回并失效） 121 | + 其他破坏性缓存操作 122 | - MEM.DISCARD 直接失效缓存区域（数据丢失，用于抛弃无用数据而避免写回） 123 | - MEM.REWRITE 为写操作直接初始化缓存区域而不读取数据（已知数据会被彻底覆盖时，可以直接创建缓存数据同时标记已修改） 124 | 125 | 具体的讨论可着重看这么几段： 126 | 127 | - [第3版初始提议 Link: https://goo.gl/PRavjZ](https://groups.google.com/a/groups.riscv.org/forum/#!msg/isa-dev/Xa1y68PxjAU/MB2rLM1zAAAJ) 128 | - [Allen Baum的总结 Link: https://goo.gl/8kWY3Y](https://groups.google.com/a/groups.riscv.org/forum/#!msg/isa-dev/Xa1y68PxjAU/WlbR93D0AAAJ) 129 | - [第4版初始提议 Link: https://goo.gl/HcXN1H](https://groups.google.com/a/groups.riscv.org/forum/#!msg/isa-dev/eKkGAN2-jss/4uRoQi2TBAAJ) 130 | 131 | 其中MEM.REWRITE操作较难理解。一个较简单的例子是考虑一个处理器做DMA或者清除一大片数据区域，在已知数据区域会被完全重写覆盖时，由于coherence引起的数据同步是无意义的数据传输。只需要获得写入权利然后清除数据即可。 132 | 133 | ## 代码更新 134 | 135 | ### [Rocket-chip阅读笔记](https://github.com/cnrv/rocket-chip-read) 136 | 137 | [宋威](http://wsong83.github.io/)正在努力理解最新的Rocket-chip源码。其目的是让[lowRISC](http://lowrisc.org)使用最新的Rocket处理器，从而支持priv 1.10，断点调试，中断配置等等。在阅读的同时，也将对Rocket-chip代码的分析整理成文档。阅读还在进行中，Rocket-chip的代码也在不断更新，阅读笔记也会适时更新。笔记中如果出现错误，或者笔记还没有覆盖的代码，希望大家能帮忙一起完成。 138 | 139 | Github Repo: [https://git.io/v72sE](https://github.com/cnrv/rocket-chip-read) 140 | 141 | ### [Rocket-chip代码结构调整](https://github.com/freechipsproject/rocket-chip/pull/875) 142 | 143 | Freechipsproject/rocket-chip经历了一次较大的结构调整。 144 | 其中包括: 145 | - 更名和合并原有总线至sbus, pbus, ibus和memBuses。 146 | - 重定义Tile的代码封装。 147 | - DTS(device tree)归入BaseCoreplex。 148 | - 外设默认设置并入BaseCoreplexConfig。 149 | 150 | > ([hcook](https://github.com/hcook)) 151 | > 152 | > Combine Coreplex and System Module Hierarchies: 153 | > - RocketCoreplex is now extended by ExampleRocketTop to create the top-level module 154 | > - L1toL2 network and systemBus are now sbus 155 | > - coreplexBus and peripheralBus are now pbus 156 | > - intBus and int_xbar are now ibus 157 | > - mem is now memBuses 158 | > - Peripheral devices attach to pbus and ibususing traits in the devices package 159 | > - External ports now attach to sbus using traits in the coreplex package 160 | > - New wrapper classes RocketTileWrapper and TLBusWrapper 161 | > - DTS functionality handled in BaseCoreplex 162 | > - BaseCoreplexConfig contains default peripheral settings 163 | 164 | GitHub PR: [https://git.io/v72sa](https://github.com/freechipsproject/rocket-chip/pull/875) 165 | 166 | ## 暴走事件 167 | 168 | ### 八月 169 | + RISC-V at [HotChips](https://www.hotchips.org/), 20-22 August 2017 at Cupertino, California. 170 | 171 | ### 十月 172 | + [OSDT开源开发工具大会2017](http://www.hellogcc.org/?p=34315)（也就是原HelloGCC会议）将在10月下旬在北京举办，话题和赞助征集已经开始。话题内容包括“面向RISCV等新硬件的基础软件支持”，各位不要错过。 173 | + [开源经济学研究-2017年年会邀请函](http://www.open-source-economics.org/open_source_economics_2017.html) 174 | + RISC-V at the [Linley Processor Conference](http://www.linleygroup.com/events/event.php?num=43), 4-5 October 2017 at Santa Clara, California. 175 | + [First Workshop on Computer Architecture Research with RISC-V (CARRV 2017)](https://carrv.github.io/#first-workshop-on-computer-architecture-research-with-risc-v-carrv-2017), 14 October at Boston, Massachusetts, co-located with MICRO 2017. 176 | 177 | 178 | ## 招聘简讯 179 | 180 | _CNRV提供为行业公司提供公益性质的一句话的招聘信息发布，若有任何体系结构、IC设计、软件开发的招聘信息，欢迎联系我们！_ 181 | 182 | ---- 183 | 184 | 整理编集: 宋威，郭雄飞，黄柏玮 185 | 186 | ---- 187 | 188 | **欢迎关注微信公众号CNRV，接收最新最时尚的RISC-V讯息！** 189 | 190 | ![CNRV微信公众号](/assets/images/cnrv_qr.png) 191 | 192 | ---- 193 | 194 | 知识共享许可协议
本作品采用知识共享署名-非商业性使用-相同方式共享 3.0 中国大陆许可协议进行许可。 195 | 196 | -------------------------------------------------------------------------------- /bi-week-rpts/2017-10-12.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | # RISC-V 双周简报 (2017-10-12) 6 | 7 | 要点新闻： 8 | - [SiFive召集工具链的版本测试贡献者](#sifive召集工具链的版本测试贡献者) 9 | - [在LR/SC之间应禁止所有中断](#在lrsc之间应禁止所有中断) 10 | - [LLVM 进度更新](#llvm-进度更新) 11 | - [BOOM v2 的技术文档 (from Berkeley)](#boom-v2-的技术文档-from-berkeley) 12 | - [RISC-V GCC的重定位支持 (Palmer的 All aboard Part2)](#risc-v-gcc的重定位支持-palmer的-all-aboard-part2) 13 | - [RISC-V 资源整理页面 @ CNRV](#risc-v-资源整理页面--cnrv) 14 | 15 | ## RV新闻 16 | 17 | ### SiFive发布第一款多核支援Linux的RISC-V IP 18 | 19 | 上周SiFive推出了U54-MC Coreplex，是RISC-V 生态圈中第一款支援Linux及多核的64bit RISC-V IP。SiFive将其和 ARM的A35比较。同时，SiFive也将在2018 Q1推出对应的开发版。其实讨论区和小编期待有这样的版子很久了。终於有个多核且64bit可以跑Linux的版子可以玩了。期待接下来有越来越多64bit和多核的RISC-V CPU或版子可以玩 :) 20 | 21 | Links: 22 | 23 | - [SiFive网站 http://t.cn/ROKFPn0](https://www.sifive.com/products/risc-v-core-ip/u54-mc/) 24 | - [slide from linley conf day1 http://t.cn/ROKFJaI](http://www.linleygroup.com/events/agenda.php?num=43&day=1). 25 | 26 | ### Dover microsystems发布CoreGuard 27 | 28 | Dover Microsystems发布了CoreGuard，一款基於RISC-V的硬件安全方案。RISC-V的一个优势在於，各个独特技术的小公司能基於RISC-V做各种创新。Dover Microsystems 先前还在Medium写了一篇 CoreGuard 跟Trustzone的比较。对硬件安全有兴趣的朋友可以参考。 29 | 30 | - CoreGuard的連結: [http://t.cn/ROKkAsg](https://globenewswire.com/news-release/2017/10/04/1140783/0/en/Dover-Microsystems-Launches-CoreGuard.html) 31 | - Medium的文章：[http://t.cn/ROKkWvx](https://medium.com/@dovermicrosystems/dover-coreguard-vs-arm-trustzone-2c0412c4bc75) 32 | - RISC-V Workshop上的slide:[http://t.cn/ROKFPn0](https://riscv.org/wp-content/uploads/2016/01/Wed1430-dover_riscv_jan2016_v3.pdf) 33 | 34 | ### RISC-V @ 15th International SoC conference 35 | 36 | 本周在 Irvine 举办的SoC Conference有六场关於RISC-V的演讲。Microsemi, SiFive, Imperas Software, Codasip, UltraSoC, 和 prpl foundation都会来给关於RISC-V的演讲。比较特别的是prpl foundation，将带来主题为 "RISC-V and prpl: Why RISC-V will become the most secure processor architecture."。prpl foundation 以前一直是以MIPS为主，小编也很好奇它新的走向。期待 Art Swift 前辈的演讲 : ) 37 | 38 | 连结：[http://t.cn/ROKkAsg](http://www.socconference.com/agenda.htm) 39 | 40 | ## 技术讨论 41 | 42 | ### SiFive召集工具链的版本测试贡献者 43 | 44 | SiFive的Palmer是RISC-V Linux Kernel和GCC工具链的主要维护者，他正在向社区征集意见，希望能有一套更好的测试框架。目前GNU工具链已经进入主线，各种商业化芯片相继出炉的大环境下，人们对工具链的要求已经越来越高，而且社区对于工具链稳定性的抱怨也越来越多。 45 | 46 | Palmer对新的测试框架/系统提出了不少要求，比如是支持尽可能多的硬件和仿真器，或是能对GNU工具链的各分支主线做每夜构建并且能够及时和简明的报告状态等。 47 | 48 | 详细的召集邮件列表：[https://goo.gl/568WYH](https://groups.google.com/a/groups.riscv.org/d/msg/sw-dev/HdkwlJF4JXA/0bfGtbNiBQAJ) 49 | 50 | ### 在LR/SC之间应禁止所有中断 51 | 52 | LR/SC是RISC-V支持复杂原子操作的方式。LR指令读一个地址并对该地址上锁。上锁后，处理器有16个周期完成一段小的原子操作片段。片段完成后，SC指令尝试写原上锁地址，如果锁没有被破坏，则写操作成功。否则，原子操作片段重新执行。任何对锁的直接操作，或者执行时间超过16个周期都会导致锁丢失。同时，在LR/SC之间也禁止任何中断服务。这里不是说主动禁止中断服务，而是任何中断都会导致锁丢失。 53 | 54 | 这就引发了关于两个问题的确认： 55 | 56 | - 即使是deligated 用户级别中断服务也会导致锁丢失。 57 | - 这便导致原子操作片段中不能使用需要trap-and-emulate的指令，比如乘除法指令。实际上，spec规定无论硬件实现与否，都不要使用乘除法指令。 58 | 59 | 相关讨论: [https://goo.gl/UAciir](https://groups.google.com/a/groups.riscv.org/d/msg/isa-dev/FKWUf92UYsg/qDWvkhY_AAAJ) 60 | 61 | ## 代码更新 62 | 63 | ### LLVM 进度更新 64 | 65 | LLVM的RISC-V开发有了实质进展。现在RV32I已经通过了所有的GCC测试，可以识别RV32IMAFD的汇编指令并能生成RV32IM的汇编代码。并且更值得一提的是，现在RV64I也已经通过所有GCC测试。在合作方面，Andes正在向Alex的LLVM开发中加入RVC支持。现在的[riscv-llvm](https://github.com/lowRISC/riscv-llvm)工程包含了48个补丁，修改了128个文件，超过1.1万行代码。8个补丁已经被LLVM接受，还有5个正在审核中。 66 | 67 | lowRISC的Alex写了一个非常详细的进度更新报告，更多细节请查阅[http://t.cn/ROKDgXp](http://www.lowrisc.org/blog/2017/09/moving-risc-v-llvm-forwards/) 68 | 69 | ### Rocket-Chip支持使用dontTouch属性保留端口 70 | 71 | 最近接个月，Chisel和FIRRTL的自动常数推断和信号去除功能不断完善，已经能较好地自动去掉电路中未被使用的信号和常量信号。 72 | 但是这导致了整体Rocket-Chip自动生成的一个问题。在顶部未被连接的端口会被自动去除，导致很多端口丢失。 73 | 现在我们终于可以使用Chisel的一个实验属性：dontTouch来确保需要保留的端口不被自动去除。 74 | 75 | - Rocket-Chip PR \#1033 [https://git.io/vd6vf](https://github.com/freechipsproject/rocket-chip/pull/1033) 76 | 77 | ### TileLink拆分Acquire报文类型为AcquireBlock和AcquirePerm 78 | 79 | Acquire是TileLink总线协议中TL-C兼容级别定义的一个报文类型，用于低级缓存向高级缓存申请一个缓存块的数据或者写权限。 80 | 根据不久之前讨论的关于[显式缓存操作指令](https://cnrv.io/bi-week-rpts/2017-07-20#explicit-cache-instruction-重启讨论)的支持， 81 | 有些内存写操作会完全覆盖原有数据，因而在申请缓存块时并不需要从高级缓存读回数据。 82 | 为了支持这种优化，现在Acquire报文被拆分为AcquireBlock和AcquirePerm类型，其中AcquireBlock为原有的Acquire操作。 83 | AcquirePerm则只提高写权利但是不从高级缓存读回数据。 84 | 85 | - Rocket-Chip PR \#1030 [https://git.io/vd01p](https://github.com/freechipsproject/rocket-chip/pull/1030) 86 | 87 | ### Rocket 处理器的一级数据缓存发现疑似数据丢失错误 88 | 89 | 感谢sxu55同学，lowRISC最近又修复了一个疑似错误(还未被上游Rocket确认)。 90 | 这个错误发生在一级数据缓存。 91 | 假设使用MESI一致性协议，处理器在对一个缓存块进行第一次写操作时需要将状态从E状态升级为M状态，该状态改变只需在本地完成。 92 | 在这个修改的同时，如果二级缓存向该一级缓存发出请求失效该内存块，即申请将状态从E降为I，这里就出现了竞争。 93 | 如果降级先完成，写操作应当失败，并向二级缓存重新申请E状态。 94 | 如果升级先完成，二级缓存的降级请求仍然会成功，但是数据应当被返回至二级缓存。 95 | 为了避免冲突，一级数据缓存有相应的互锁机制。这里起作用的互锁机制是如果升级正在执行，二级缓存的降级请求应该被阻塞。 96 | 可是现在的硬件仿真发现，该锁晚了一个周期，导致降级操作以为自己先完成，同时写操作也完成，但是状态已经被改为I，写入数据丢失。 97 | 现在lowRISC版本的一级缓存将锁提前一个周期，避免了该冲突。 98 | 99 | 详细的讨论和修复参见: 100 | 101 | - lowRISC issue \#71 [https://git.io/vdVmo](https://github.com/lowRISC/lowrisc-chip/issues/71) 102 | 103 | ### 手动重定时(retiming)为Rocket处理器的FPU提速 104 | 105 | 带FPU的Rocket处理器在FPGA上的时钟频率一直较低，其中一个原因是FPGA软件不能很好地对FPU中的关键路径进行重定时优化。 106 | 为了提高FPGA实现的性能，SiFive的Henry Styles对FPU模块进行了手动寄存器优化。 107 | 现在带FPU的Rocket处理器已经可以在VC707(Virtex-7 485t)上跑到100MHz。 108 | 109 | - Rocket-Chip PR \#1021 [https://git.io/vd0Pm](https://github.com/freechipsproject/rocket-chip/pull/1021) 110 | - Rocket-Chip PR \#1032 [https://git.io/vd0PG](https://github.com/freechipsproject/rocket-chip/pull/1032) 111 | 112 | ### Rocket-Chip: 分离通用处理器相关配置和Rocket专有配置 113 | 114 | Rocket-chip最近将Rocket处理器的专有配置从处理器配置中剥离。 115 | 此举更好地抽象了Rocket-Chip的处理器接口，有利于复用Rocket-Chip片上总线结构来链接非Rocket的处理器实现。 116 | 同时对于处理器相关的配置寄存器，建议的实现方式是使用一个和单个处理器紧相关的MMIO映射空间而不使用CSR。 117 | 使用CSR增加了汇编的难度，同时现在CSR的地址空间有限。 118 | 119 | - Rocket-Chip PR\#1023 [https://git.io/vdBwi](https://github.com/freechipsproject/rocket-chip/pull/1023) 120 | - Rocket-Chip PR\#1034 [https://git.io/vd0i8](https://github.com/freechipsproject/rocket-chip/pull/1034) 121 | 122 | ### 告别Chisel cloneType 重载 123 | 124 | cloneType是Chisel中关于类型复制的重定义函数。 125 | 所有需要放入列表型数据类型，比如Vec和Seq的Bundle类型对象，都需要对cloneType进行重载。 126 | 这基本是一个重复性工作，但是忘记则会编译出错。 127 | 现在，Chisel将能够自己生成对应cloneType函数，终于不再需要设计者手动重载了！ 128 | 129 | - Chisel3 PR \#653 [https://git.io/vdVOD](https://github.com/freechipsproject/chisel3/pull/653) 130 | 131 | ## 实用资料 132 | 133 | ### RISC-V 资源整理页面 @ CNRV 134 | 135 | CNRV编辑部正在逐步整理RISC-V的各个资源，包括开源 RISC-V处理器实现 (现在已经找到23个repo了!)丶编译器丶Formal tool丶文档和教学课程的网站连结。有兴趣学RISC-V的都可以从这里找资料。有空帮忙整理的或看到漏掉的也可以帮小编发个pull request或 issue :) 136 | 137 | 资源整理页面: [https://cnrv.io/resource](https://cnrv.io/resource) 138 | 139 | ### BOOM v2 的技术文档 (from Berkeley) 140 | 141 | BOOM v2的论文出炉了。这次的提升同时从 micro-arch 及 physical design两方面进行优化。论文中整理了BOOM v1到v2的三个变化： 142 | 143 | - 前端的改进：BTB 从fully associative改成set associative，同时将 hashing 独立成一个stage。 144 | - Issue windows: 从统一的，分成三部分Integer, FP, memory。 145 | - 寄存器设计：微结构上将issue select 和register read 分开。同时，由于6r3w的绕线容易导致面积过大，在电路上也做了重新设计。 146 | 147 | 详细的设计理念可参考文档：[http://t.cn/ROKDay3](https://www2.eecs.berkeley.edu/Pubs/TechRpts/2017/EECS-2017-157.pdf) 148 | 149 | ### RISC-V GCC的重定位支持 (Palmer的 All aboard Part2) 150 | 151 | 在 Part2中 Palmer 继续介绍 toolchain，并提到了重定位(relocation)这个概念。在编译时，编译器并无法知道(外部)全局变量/函数的确切地址，需要链接器在链接目标文件时确定这些地址并填充到适当位置。如同Palmer在这段所提到的： 152 | 153 | > Relocations resolve this discrepancy: when the compiler is unable to know the bits that should be emitted as part of a particular instruction, in instead just emits arbitrary bits for that instruction and also emits a relocation entry. This relocation entry points to the bits that will be emitted and contains enough information for the linker to fill out those bits. 154 | 155 | 介绍完链接时重定位这个概念后，文章最后利用一个摆的太远的例子，来解释重定位地址截位错误(relocation truncated to fit) 这个gcc 会出现的错误信息。( 具体的说，R\_RISCV\_HI20+R_RISCV\_LO12\_I 这个relocation pair 最大只能产生0x7FFFFFFF这样的绝对位址，因为使用lui/ld这样的组合只能直接寻址0地址正负2GB的地址范围。要跳到更远，就会出现这个错误。) 156 | 157 | 更多细节可参考 All aboard part2：[http://t.cn/ROKDqQY](https://www.sifive.com/blog/2017/08/21/all-aboard-part-2-relocations/) 158 | 159 | ## 暴走事件 160 | 161 | ### 十月 162 | 163 | + [OSDT开源开发工具大会2017](http://www.hellogcc.org/?p=34315)（也就是原HelloGCC会议）将在10月下旬在北京举办，时间暂定10月21日，话题和赞助征集已经开始。话题内容包括“面向RISCV等新硬件的基础软件支持”，各位不要错过。 164 | + [开源经济学研究-2017年年会邀请函](http://www.open-source-economics.org/open_source_economics_2017.html) 165 | + [First Workshop on Computer Architecture Research with RISC-V (CARRV 2017)](https://carrv.github.io/#first-workshop-on-computer-architecture-research-with-risc-v-carrv-2017), 14 October at Boston, Massachusetts, co-located with MICRO 2017. 166 | + [LLVM US dev meeting](https://llvm.org/devmtg/2017-10/#bof4)将在十月18-19日于加州San Jose举行。其中有一场跟risc-v有关的演讲。Alex Bradbury演讲的主题会是 "Co-ordinating RISC-V development in LLVM"。 有兴趣的可以参考。 167 | + [15th International SoC Conference](http://www.socconference.com/agenda.htm)将在十月18-19日于加州 Irvine 举行。其中有六场跟risc-v有关的演讲。 168 | 169 | ### 十一月 170 | 171 | + [The 7th RISC-V workshop](https://www.softconf.com/h/riscv7thwkshp/) 2017年11月28-30日，第7届RISC-V研讨会将在美国加州Milpitas由西部数据承办。 172 | + [BSDTW17](https://bsdtw.org/) 2017年11月11-12日，BSDTW17会有两场关于RISC-V的演讲，地点在台北。 173 | 174 | ## 招聘简讯 175 | 176 | _CNRV提供为行业公司提供公益性质的一句话的招聘信息发布，若有任何体系结构、IC设计、软件开发的招聘信息，欢迎联系我们！_ 177 | 178 | ---- 179 | 180 | 整理编集: 宋威、黄柏玮、郭雄飞 181 | 182 | ---- 183 | 184 | **欢迎关注微信公众号CNRV，接收最新最时尚的RISC-V讯息！** 185 | 186 | ![CNRV微信公众号](/assets/images/cnrv_qr.png) 187 | 188 | ---- 189 | 190 | 知识共享许可协议
本作品采用知识共享署名-非商业性使用-相同方式共享 3.0 中国大陆许可协议进行许可。 191 | -------------------------------------------------------------------------------- /bi-week-rpts/2017-11-09.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | # RISC-V 双周简报 (2017-11-09) 6 | 7 | 要点新闻： 8 | - [RISC-V基金会的会员数量超过一百了！](#risc-v基金会的会员过百) 9 | - [RISC-V port 进入 linux-next !!!](#risc-v-port-进入-linux-next-) 10 | - [RISC-V 的 code model 整理 \(Palmer 的 All aboard blog part 4\)](#risc-v-的-code-model-整理-palmer-的-all-aboard-blog-part-4)) 11 | - [利用FPGA加速cycle-accurate RTL级硬件仿真](#利用fpga加速cycle-accurate-rtl级硬件仿真) 12 | - [mcycle, minsret 和 mtime （三个跟效能和时间有关的CSR）](#mcycle-minsret-和-mtime-三个跟效能和时间有关的csr) 13 | - [RISC-V 相关文献搜集页面](#risc-v-相关文献搜集页面) 14 | - [RISC-V Day 2017 Tokyo](#十二月) 15 | 16 | 17 | ## RV新闻 18 | 19 | ### RISC-V基金会的会员过百 20 | 21 | 由于这三季公司们的加入，最近RISC-V基金会的会员数量超过一百了!基金会裡来自Nvidia, Microsemi, NXP, Bluespec, Google的Board of Director们也都表示非常期待RISC-V之后的发展! 期待能看到越来越多关于RISC-V的产品和进展。 22 | 23 | Link: [RISC-V Ecosystem Surpasses 100 Members Globally, Paving the Way for the Next 50 Years of Computing Design and Innovation](https://www.design-reuse.com/news/43052/risc-v-ecosystem.html) 24 | 25 | ### RISC-V port 进入 linux-next !!! 26 | 27 | 经过好几个月的努力，RISC-V port 终於进入linux-next了。恭喜所有contributor。期待早日看到合并主线! 28 | 29 | Link: [LKML](https://lkml.org/lkml/2017/10/31/850) 30 | 31 | ## RISC-V 开源生态圈更新 32 | 33 | ### RTEMS 的 RISC-V Port upstreamed 34 | 35 | Hesham 最近在 sw-dev上宣布了RTEMS (一个RTOS）upstream 的消息。看起来越来越多RTOS支援RISC-V了。 36 | 37 | Link: [RISC-V RTEMS port is Upstream](https://groups.google.com/a/groups.riscv.org/d/msgid/sw-dev/45FC13E809C9A942BC515F7A1E7E7D7AFAB02AF4%40sjsrvexchmbx2.microsemi.net) 38 | 39 | ### OCaml 的 RISC-V backend 40 | 41 | Nicolás 在OCaml user list 中公佈了 RISC-V backend for OCaml 4.06 已经完成的消息。 42 | 43 | Link: [RISC-V OCaml 4.06](https://groups.google.com/a/groups.riscv.org/d/msgid/sw-dev/CAPunWhCDas15n099ih%2BFt%3DeiijG4ee-kG3%2B4f8%3DG1eVR3PAapg%40mail.gmail.com?utm_medium=email&utm_source=footer) 44 | 45 | ### lld (LLVM Linker) for risc-v 46 | 47 | Andes Technology 最近在mailing list上开源了他们针对 RISC-V 的LLD实作。这次的实作支援了基本的relocation, PIC/PIE 和 TLS。期待早日看到完整的LLVM port! 48 | 49 | Link: [RISC-V port of lld](https://groups.google.com/a/groups.riscv.org/d/msgid/sw-dev/CACSh3m1dcp7G2qcqFKwWYvgevbR7-eBqLQq%3DP7hH8jaXMXci8Q%40mail.gmail.com) 50 | 51 | ## 技术讨论 52 | 53 | ### 利用FPGA加速cycle-accurate RTL级硬件仿真 54 | 55 | 在最近的CARRV会议上，加州伯克利的处理器研究小组发表了他们利用firrtl自动生成使用FPGA运行的cycle-accurate仿真平台。 56 | 自动生成的FPGA硬件仿真相比现在最高速的cycle-accurate处理器仿真程序快3倍。 57 | 其原理大概是利用FIRRTL自动拆解RTL硬件描述，生成解耦和的时间报文通讯，从而用硬件来处理被仿硬件的行为和延时。 58 | 该仿真平台已被用于仿真Rocket-Chip和BOOM，并同时支持部署到Amazon AWS的F1实例上（FireSim）。 59 | 论文没有透露更仔细的硬件细节，不过所有的源码应该已公开。 60 | 61 | - FPGA加速仿真工程 MIDAS：[https://github.com/ucb-bar/midas-zynq](https://github.com/ucb-bar/midas-zynq) 62 | - CARRV的论文：[Evaluation of RISC-V RTL Designs with FPGA Simulation](https://carrv.github.io/papers/kim-midas-carrv2017.pdf) 63 | - FireSim 的官网：[https://fires.im/](https://fires.im/) 64 | - FireSim 的 GitHub 主页：[https://github.com/firesim](https://github.com/firesim) 65 | 66 | ### mcycle, minsret 和 mtime （三个跟效能和时间有关的CSR） 67 | 68 | 最近在Mailing list上，有两个关于mcycle的讨论。简单的想起来，mcycle是在数cycle，minsret是在数 retire的指令数，mtime则是指真正的时间。但在各种设计下，还是会出现许多有趣的问题和情况。小编在这裡整理几个如下： 69 | 70 | - Pipeline 被cache block住时，mcycle还是要数，因为这样可以跟 minstret一起推断 pipeline的情况。 71 | - CPU sleep的时候，数不数是 Implementation-defined。sleep 时数的话，能帮助调度。但不数也有道理，毕竟有些sleep会把clock停住。 72 | - mcycle可以在reset时归零，也可以只在power-on时归零。在reset时归零比较直观，但只在power-on归零也有好处，比如可以记录到产生reset的来源，譬如watchdog。 73 | - 对于Asynchronous logic来说，没有cycle的概念，那 mcycle 要数什麽？这时得数其他能代表进度的东西。 74 | - 当一个 hart 从 frequency 小的核，搬到一个 frequency 大的核时，即使执行时间一样，它的 mcycle 裡的值会比其他在这个核上的 hart小 （其他hart也许在休眠或因为SMT所以在执行）。这种情况下调度器该怎麽处理呢？ 75 | - 对于SMT的 Core 来说，mcycle 要一直数吗？还是只有hart 被core执行时才数？ 76 | - mcycle 在不同的实作有这麽多变化，formal property要设成哪个好？目前讨论的结果是只要求 mcycle monotonically increasing。 77 | 78 | 这些都是很有趣的问题。详细的讨论可以看这两个链接: 79 | 80 | - [\[hw-dev\] MCYCLE CSR](https://groups.google.com/a/groups.riscv.org/d/msgid/hw-dev/CAK9RgBOs%3D9vyL7FL%2BNE%3DkNnz6pkCsQUykhya-pD9wLq-Mv9AOA%40mail.gmail.com?utm_medium=email&utm_source=footer) 81 | - [\[isa-dev\] What is the purpose of the cycle/mcycle CSR?](https://groups.google.com/a/groups.riscv.org/d/msgid/isa-dev/22963.7260.222503.603833%4069-170-17-130.static-ip.telepacific.net) 82 | 83 | ### RISC-V 的 code model 整理 (Palmer 的 All aboard blog part 4) 84 | 在part4中，Palmer向我们介绍了RISC-V的code model。Code model是什麽呢？ Code model决定了在编译时要使用哪几个 addressing mode。使用不同的addressing mode，会导致linker 有不同的限制。譬如在 Medlow模式中，只能在 +- 2GiB的绝对位址裡定址。 85 | 86 | 目前RISC-V的 gcc只支援两种模式，Medlow和Medany，而 Medlow被设定成预设的code model。它们所产生的指令 pair 和范围如下： 87 | - Medany 会产生 auipc/ld 这样的pair，能在任意位置定址 2GiB 的 window。 88 | - Medlow 会产生 lui/ld 这样的pair，在 +-2GiB 的绝对位址裡，定址2GiB 的 window。 89 | 90 | 更多细节请参考Palmer的blog:[What does -mcmodel=medlow mean?](https://www.sifive.com/blog/2017/09/11/all-aboard-part-4-risc-v-code-models/#what-does--mcmodelmedlow-mean) 91 | 92 | ### RISC-V GCC的 multi-lib support (Palmer 的 All aboard blog part 5) 93 | 94 | 在part5中， Palmer继续介绍了RISC-V multi-lib的支援。RISC-V是一个modular ISA，所以可以用很多种ABI和指令集组合来编译。在前半段中，Palmer介绍了在工程上如何用 RISC-V的 python script 来产生各种组合。后半段，则是介绍了各种组合背后的逻辑和重要性。在一般embedded的应用中，Palmer他们选出了八种组合。以下列出几个代表： 95 | - rv32im/ilp32: 简单的 memory system 让 A和C扩展不需出现时，会使用到。 96 | - rv32iac/ilp32: 针对不想要hardware multiplier的core。 97 | - rv64imac/lp64: 在64bit的控制核中(譬如power management 和 IP control)，Palmer认为会最常出现的。没有浮点支援。 98 | 99 | 至于Linux的toolchain，他们则是选出了四个代表，也就是 32/64bit 和 hard float/soft float 配对所产生的四种组合。看起来，multilib背后的逻辑和工程还真不简单。好险很多路都被踩过了: ) 100 | 101 | 更多细节可参考Palmer的blog:[All Aboard, Part 5: Per-march and per-mabi Library Paths on RISC-V Systems](https://www.sifive.com/blog/2017/09/18/all-aboard-part-5-risc-v-multilib/) 102 | 103 | ## 代码更新 104 | 105 | ### Spike 反汇编识别Q扩展指令 106 | 107 | spike-dasm是Spike提供的将机器二进制码翻译成可读汇编代码的工具，经常被使用于翻译Rocket-Chip仿真所生成的指令记录文件。 108 | 现在spike-dasm可翻译RISC-V的Q扩展指令集（128比特浮点运算）。 109 | 110 | - riscv-isa-sim的PR \#153：[https://git.io/vF4Yn](https://github.com/riscv/riscv-isa-sim/pull/153) 111 | 112 | ## 安全点评 113 | 114 | ## 微群热点 115 | 116 | ## 实用资料 117 | 118 | ### RISC-V 相关文献搜集页面 119 | 120 | 随着研究RISC-V的公司和研究机构越来越多，RISC-V相关的论文也慢慢出现在各大会议。 121 | 为了总结和归类这些相关文献，CNRV现在有了参考文献搜集页面：[https://cnrv.io/papers](https://cnrv.io/papers) 122 | 123 | 也欢迎大家补充遗漏的文献。 124 | 125 | ## 行业视角 126 | 127 | ## 有趣的RV新闻和讨论 128 | 129 | ### "Arm vs RISC-V: War of the platforms" by prakash 130 | 131 | 在这篇文章中，Prakash用 Paas 的角度，比较了ARM 及 RISC-V的优缺点，并提议双方可做的下一步。 132 | 133 | Link: [Arm vs RISC-V: War of the platforms](https://praxthoughts.wordpress.com/2017/10/31/arm-vs-risc-v-war-of-the-platforms/) 134 | 135 | ### "An ARM killer from IIT, Madras?" by Sriram Sharma 136 | 137 | 这篇新闻详细的介绍了印度Shakti processor的背景和他们的努力。 138 | 139 | Link: [An ARM killer from IIT, Madras? Meet the brains behind India’s ambitious processor project](https://factordaily.com/india-chip-design-shakti-iit-madras/) 140 | 141 | ## 市场相关 142 | 143 | ### Flex Logic 的 eFPGA IP 加入 SiFive 的 DesignShare program 144 | 145 | 继上次 Lauterbach 和 Seggar後，SiFive加入了跟 Flex Logic的合作。 146 | 147 | Link: [Flex Logix makes eFPGA available for SiFive design environment](https://www.electronicsweekly.com/news/business/flex-logix-makes-efpga-available-sifive-design-environment-2017-11/) 148 | 149 | ### eMemory 的 NVM IP 加入 SiFive 的 DesignShare program 150 | 151 | 力旺（eMemory）的 NVM IP也加入 SiFive 的 DesignShare program了。 152 | 153 | Link: [SiFive and eMemory Bring Embedded Memory to the DesignShare Economy to Accelerate Development of RISC-V Silicon](https://www.prnewswire.com/news-releases/sifive-and-ememory-bring-embedded-memory-to-the-designshare-economy-to-accelerate-development-of-risc-v-silicon-300550845.html) 154 | 155 | ## CNRV社区活动 156 | 157 | ## CNRV网站更新 158 | 159 | - [[b004566](https://github.com/cnrv/home/commit/b004566fc52ed0aa3802a76d85609def9e8c380d)] 160 |  添加RISC-V参考文献页面 161 | - [[6b399f0](https://github.com/cnrv/home/commit/6b399f0aaf7d4876f7779100e6f27e9b494ddc49)] 162 | 使用下拉式参考文献分类列表 163 | - [[07c5640](https://github.com/cnrv/home/commit/07c5640b73f724edc72ce221165a6ca2727d5382)] 164 | 在资源页添加FireSim和MIDAS 165 | 166 | ## 暴走事件 167 | 168 | ### 十一月 169 | 170 | + [BSDTW17](https://bsdtw.org/) 2017年11月11-12日，BSDTW17会有两场关于RISC-V的演讲，地点在台北。 171 | + [The 7th RISC-V workshop](https://www.softconf.com/h/riscv7thwkshp/) 2017年11月28-30日，第7届RISC-V研讨会将在美国加州Milpitas由西部数据承办。 172 | + [RISC-V, RISC-V, RISC-V](https://www.eventbrite.co.uk/e/risc-v-risc-v-risc-v-registration-39611837071) 2017年11月23日，在英国剑桥的BCS Open Source Specialist Group 和 OSHUG (Open source hardware user group ) 会合办一场跟risc-v有关的meetup，会有一场跟freebsd on risc-v有关的演讲，以及另一场跟cycle-accurate model有关的演讲。 173 | 174 | ### 十二月 175 | 176 | + [RISC-V Day 2017 Tokyo](https://riscv.tokyo/2017/10/07/%E6%9C%80%E5%88%9D%E3%81%AE%E3%83%96%E3%83%AD%E3%82%B0%E6%8A%95%E7%A8%BF/) 2017年12月18日，在东京会有一场跟 RISC-V有关的活动，由日本SHC公司主办。SHC公司也是基金会的其中一个成员。Esperanto, SiFive, Andes, RedHat等公司的人员都会参加并给演讲。 177 | 178 | ### 二月 179 | 180 | + [FOSDEM'18](https://fosdem.org/2018/) 2018年2月3-4日，FOSDEM (Free and Open Source Developers’ European Meeting)将在比利时的布鲁塞尔举行。 181 | 182 | ## 招聘简讯 183 | 184 | ### SiFive 招聘工程师 185 | 186 | SiFive是从加州伯克利孵化出来的创业公司，是rocket-chip的主要维护者并基于rocket-chip开发Freedom SoC。 187 | 现在SiFive准备进一步扩张，寻求能在美国加州San Mateo工作的各类工程师。招聘信息：[https://t.co/7Z7MJiMxwh](https://www.sifive.com/about/jobs/) 188 | 189 | _CNRV提供为行业公司提供公益性质的一句话的招聘信息发布，若有任何体系结构、IC设计、软件开发的招聘信息，欢迎联系我们！_ 190 | 191 | ---- 192 | 193 | 整理编集: 宋威、黄柏玮、郭雄飞 194 | 195 | 196 | ---- 197 | 198 | **欢迎关注微信公众号CNRV，接收最新最时尚的RISC-V讯息！** 199 | 200 | ![CNRV微信公众号](/assets/images/cnrv_qr.png) 201 | 202 | ---- 203 | 204 | 知识共享许可协议
本作品采用知识共享署名-非商业性使用-相同方式共享 3.0 中国大陆许可协议进行许可。 205 | -------------------------------------------------------------------------------- /bi-week-rpts/2018-03-30.tc.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | # RISC-V 雙周簡報 (2018-03-30) 6 | 7 | 要點新聞： 8 | 9 | 10 | ## RV新聞 11 | 12 | 13 | ## 技術討論 14 | 15 | 16 | 17 | ## 代碼更新 18 | 19 | ## 安全點評 20 | 21 | ## 微群熱點 22 | 23 | ## 實用資料 24 | 25 | ## 行業視角 26 | 27 | ## 市場相關 28 | 29 | 30 | ## CNRV社區活動 31 | 32 | ## CNRV網站更新 33 | 34 | ## 會議徵稿 35 | 36 | ## 暴走事件 37 | 38 | ### 五月 39 | 40 | + [8th RISC-V workshop](https://riscv.org/workshops/) 第八次RISC-V workshop將在5月7-10日在西班牙舉辦。 41 | 42 | ### 六月 43 | 44 | + **CNRV的成員和愛好者們正在RISC-V基金會的支持下籌備一場線下活動，時間暫定為2018年6月30日，目前暫定在覆旦大學舉行。有任何建議、意見和想法，都可以發郵件給群頭 [](mailto:xfguo@xfguo.org)。** 45 | 46 | + [2nd CARRV](https://carrv.github.io/) 第二次CARRV workshop(Computer Architecture Research with RISC-V ) 將在6月2日和ISCA 2018共同舉辦。 47 | 48 | ## 招聘簡訊 49 | 50 | _CNRV提供為行業公司提供公益性質的一句話的招聘信息發布，若有任何體系結構、IC設計、軟件開發的招聘信息，歡迎聯系我們！_ 51 | 52 | ---- 53 | 54 | 整理編集: 宋威、黃柏瑋、郭雄飛 55 | 繁體翻譯維護者：黃柏瑋 56 | 57 | ---- 58 | 59 | **歡迎關註微信公眾號CNRV，接收最新最時尚的RISC-V訊息！** 60 | 61 | ![CNRV微信公眾號](/assets/images/cnrv_qr.png) 62 | 63 | ---- 64 | 65 | 創用 CC 授權條款
本著作係採用創用 CC 姓名標示-非商業性-相同方式分享 3.0 台灣 授權條款授權. 66 | -------------------------------------------------------------------------------- /bi-week-rpts/2018-04-13.tc.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | # RISC-V 雙周簡報 (2018-04-13) 6 | 7 | 要點新聞： 8 | 9 | 10 | ## RV新聞 11 | 12 | 13 | ## 技術討論 14 | 15 | 16 | 17 | ## 代碼更新 18 | 19 | ## 安全點評 20 | 21 | ## 微群熱點 22 | 23 | ## 實用資料 24 | 25 | ## 行業視角 26 | 27 | ## 市場相關 28 | 29 | 30 | ## CNRV社區活動 31 | 32 | ## CNRV網站更新 33 | 34 | ## 會議徵稿 35 | 36 | ## 暴走事件 37 | 38 | 39 | ### 五月 40 | 41 | + [8th RISC-V workshop](https://riscv.org/workshops/) 第八次RISC-V workshop將在5月7-10日在西班牙舉辦。 42 | 43 | ### 六月 44 | 45 | + **CNRV的成員和愛好者們正在RISC-V基金會的支持下籌備一場線下活動，時間暫定為2018年6月30日，目前暫定在覆旦大學舉行。有任何建議、意見和想法，都可以發郵件給群頭 [](mailto:xfguo@xfguo.org)。** 46 | 47 | + [2nd CARRV](https://carrv.github.io/) 第二次CARRV workshop(Computer Architecture Research with RISC-V ) 將在6月2日和ISCA 2018共同舉辦。 48 | 49 | ## 招聘簡訊 50 | 51 | _CNRV提供為行業公司提供公益性質的一句話的招聘信息發布，若有任何體系結構、IC設計、軟件開發的招聘信息，歡迎聯系我們！_ 52 | 53 | ---- 54 | 55 | 整理編集: 宋威、黃柏瑋、郭雄飛 56 | 繁體翻譯維護者：黃柏瑋 57 | 58 | ---- 59 | 60 | **歡迎關註微信公眾號CNRV，接收最新最時尚的RISC-V訊息！** 61 | 62 | ![CNRV微信公眾號](/assets/images/cnrv_qr.png) 63 | 64 | ---- 65 | 66 | 創用 CC 授權條款
本著作係採用創用 CC 姓名標示-非商業性-相同方式分享 3.0 台灣 授權條款授權. 67 | -------------------------------------------------------------------------------- /bi-week-rpts/2018-05-11.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | # RISC-V 双周简报 (2018-05-11) 6 | 7 | 要点新闻： 8 | 9 | - 从点子到芯片 10 | - 巴塞罗那Workshop特别报道 11 | 12 | ---- 13 | 14 | ## RV新闻 15 | 16 | ### 筹备中的RISC-V Shanghai Day 17 | 18 | **基金会主办的RISC-V Shanghai Day!正在紧张筹备中，时间为2018年6月30日在上海，不容错过!** 19 | 20 | ### CNRV RISC-V巴塞罗那Workshop特别报道 21 | 22 | 在正式的会议视频发布前，欢迎先看看宋威和编辑部带来的巴塞罗那特别报道 23 | 24 | - [2018 RISC-V巴塞罗那 Workshop特别报道 (1)](https://cnrv.io/articles/riscv-workshop-barcelona-special-rpt-day1) 25 | - [2018 RISC-V巴塞罗那 Workshop特别报道 (2)](https://cnrv.io/articles/riscv-workshop-barcelona-special-rpt-day2) 26 | 27 | ### 从点子到芯片: SiFive发起创新挑战赛征集优秀的点子 28 | 29 | SiFive在其网站站上发布了其最新的挑战赛: *"Democratizing Ideas"*，其希望向有优秀点子的学术人员、研究机构、学生以及开源社区征集点子，比如某种芯片、IP、加速器、安全模块等等！如果点子被SiFive接受，那么SiFive将会立项并和提出者成为合作伙伴，提出者将会有机会参与到项目中甚至可能最终得到相应的样片！ 30 | 31 | > We think that some of the best, yet most underutilized ideas come from academia, research institutions, students, and the open-source community. 32 | > 33 | > Do you have a great idea for a chip? Do you have an IP block, such as an accelerator, a co-processor, or a security block that you want to see in silicon? Or maybe you’re working on a chip and need a custom RISC-V core to make it a reality? 34 | > 35 | > ... 36 | > Let us know your proposal below - we’ll be considering projects for SiFive partnership which could involve access to custom CPU IP, design support, and even help delivering working samples of your chip! 37 | 38 | PR News 39 | 40 | > "We believe that some of the best, yet most underutilized, ideas come from academia, students, research institutions and the open source community," said Yunsup Lee, co-founder and CTO of SiFive. "By leveraging the Freedom Platform, today anyone can get access to the custom silicon needed to bring their idea to life. We are excited to see what customizations the community dreams up, and look forward to reviewing a wide range of new, innovative concepts." 41 | 42 | 点评：和传统设计服务厂商往往通过正式的商务渠道来建立合作关系不同，SiFive的思路相反。站在自己已经逐渐成熟的敏捷硬件平台上，SiFive希望公开征集优秀的点子，最终提供**点子到芯片**的一站式服务，这或许是对改变传统供需关系的一次大胆尝试。 43 | 44 | Links: 45 | - [Democratizing Ideas](https://info.sifive.com/democratizing-ideas) 46 | - [SiFive Challenge Calls for RISC-V Hardware Innovations - PR Newswire](https://www.prnewswire.com/news-releases/sifive-challenge-calls-for-risc-v-hardware-innovations-300644214.html) 47 | 48 | ## 标准进展 49 | 50 | ### RISC-V Memory Model 草案进入45天review期 51 | 52 | 上週，Daniel Lustig 在邮件列表上公开了最新的 memory model 草案，并宣佈 memory model 进入45天的review期。有兴趣的同学可以在邮件列表上提供意见。 53 | 54 | Links: 55 | - RISC-V Memory Consistency Model Update:[link](https://groups.google.com/a/groups.riscv.org/d/msgid/isa-dev/b4b8c161-84e9-7352-8546-46bc842df6ff%40nvidia.com) 56 | - RISC-V memory spec update on github:[link](https://github.com/riscv/riscv-isa-manual/pull/166) 57 | - Daniel's slide on Barcelona workshop:[link1](https://content.riscv.org/wp-content/uploads/2018/05/10.40-10.55-Daniel-Lustig.pdf),[tutorial](https://content.riscv.org/wp-content/uploads/2018/05/14.25-15.00-RISCVMemoryModelTutorial.pdf) 58 | 59 | ## 生态圈更新 60 | 61 | ### PULP 虚拟平台（PULP Virtual Platform）发布 62 | 63 | 4月30日，由苏黎世联邦理工学院（ETHZ）和 意大利博洛尼亚大学（Unibo）开发的 新的 [PULP Virtual Platform](https://github.com/pulp-platform/gvsoc.git) 在 GitHub 上发布。据小编所知，新的Virtual Platform 目前还在不断完善当中，还需要加入RTL 仿真等功能，欢迎大家反馈意见。PULP Virtual Platform 将会是一款强大的平台，兼容所有的PULP硬件平台的功能，而且也会有很多PULP硬件平台没有的新功能，尽请期待。 64 | 65 | ## 技术讨论 66 | 67 | ### 已撤回新版 ISA 手册对 C.LWSP 等指令不向后兼容的修改 68 | 69 | Clifford Wolf 发现新版的 ISA 手册里定义指令 C.LWSP, C.LQSP 和 C.LDSP 的 rd 字段等于 0 是否合法跟以前的版本不一致，导致无法向后兼容的问题。 70 | 71 | 起因是手册正文和手册表格的内容分别由作者 Krste 和作者 Andrew Waterman 写的，造成了有些地方表格内容和手册正文不一致。ISA 手册 v2.2 中的 12.3 Load and Store Instructions 小节里，表格部分明确指出 C.LWSP/C.LQSP/C.LDSP（以下简写 C.LxSP) 指令的 rd 字段只有等于 0 才是合法的指令，而正文部分没有明确指出这点，如下图所示。 72 | 73 | ![C.LxSP Table](/assets/images/bi-weekly-rpts/2018-05-11/C_LxSP.png) 74 | 75 | C.LxSP 指令是用栈指针作为基址加上偏移量得到存储器地址，把从存储器取出的数据写回 rd 字段指定的寄存器，因此当 rd 等于 0 的时候，把数据写回硬编码为零的寄存器使得该指令是没有意义的。不过就算没有意义的指令不代表该指令就是非法的，比如 nop（addi x0, x0, 0） 。 76 | 77 | 作者 Andrew Waterman 发现了这个不一致的地方，他认为 C.LxSP 指令的 rd 字段等于 0 尽管没有意义也是合法的，这样改的话使得 C.LxSP 指令跟浮点版本对应的指令 C.FLxSP 一致（因为 C.FLxSP 的 rd 字段等于 0 是有意义的），降低了译码器的复杂度。于是有了这个提交，[272d038](https://github.com/riscv/riscv-isa-manual/commit/272d038abebe7f006ed7960b522f1e51890bb982#diff-3a82d1509a0dde4db25bebd249554981)。 78 | 79 | Clifford Wolf 指出该提交是无法满足向后兼容性的修改，由于表格中明确指出 C.LxSP 的 rd 字段不能等于 0，并且对应版本的 Spike 和 Rocket Chip 也是这样实现的，因此已经生产的 RISCV CPU 和形式验证标准都遵从了 C.LxSP 的 rd 字段不能等于 0。如果新的 ISA 手册允许了 rd 等于 0 的 C.LxSP 指令是合法的，那么遵守新版的 ISA 手册的程序将无法运行在旧版的 RISCV CPU 上。 80 | 81 | 作者 Andrew Waterman 认同了 Clifford Wolf 的观点，撤回了 C.LxSP 不向后兼容的修改，参见该提交 [01190b6](https://github.com/riscv/riscv-isa-manual/commit/01190b6ebeb29cfac6783a3e7ce30cd529bf6c59) 。 82 | 83 | 小编在此感谢 Clifford Wolf 细心地发现了 ISA 不向后兼容的修改，避免了因此带来的 RISCV 生态碎片化问题。 84 | 85 | Link: [Clifford Wolf 的邮件](https://groups.google.com/a/groups.riscv.org/forum/?utm_medium=email&utm_source=footer#!msg/isa-dev/oT1r-owKicY/EpPGHOIWAwAJ) 86 | 87 | ### RISC-V 中的三角函数（Trigonometric Functions on RISC-V） 88 | 89 | 在关于三角函数实现的讨论中，Muhammad Akhtar提出RISC-V是否支持执行三角函数指令，或者说包含三角函数指令的代码是否可以被RISC-V的GCC编译。 90 | 91 | - 对于有三角函数的代码，如果目标构架(ISA)支持三角函数机器指令（如X86）编译器会通过将相关代码编译成构架(ISA)支持的机器指令来优化。 92 | - 对于像 RISC-V 这类 ISA 中没有三角函数的机器指令支持的构架，编译器会通过C库用多条机器代码实现相应功能。 93 | - 编译工具链会根据实际情况来判断是直接编译成机器指令还是使用标准C库中的函数来实现。 94 | - 邮件列表中引用论文 [《FAST TRIGONOMETRIC FUNCTIONS USING INTEL’S SSE2 INSTRUCTIONS》](http://citeseerx.ist.psu.edu/viewdoc/download?doi=10.1.1.58.396&rep=rep1&type=pdf)作为引证，主要为了证明有时使用硬件实现的复杂机器指令并不是一定比通过C库中的函数实现效率高。这篇论文思路清、逻辑严谨，极具参考价值： 95 | 1. 列举了三种可以在计算机中实现三角函数计算的数学方法：泰勒级数、CORDIC展开级数和欧拉无穷乘积； 96 | 2. 对比以上三种方法的数学特性（收敛与精度），说明泰勒级数是最适合在计算机中实现：周期少、收敛快； 97 | 3. 对比使用C语言、SSE2指令以及向量化Cosine方法在X86构架上通过泰勒级数实现三角函数计算的效率； 98 | 4. 总结：只要计算方法得当，不使用依赖硬件实现的复杂机器指令也可以有同样高的效率；*使用向量化运算方法(通过并行运算)可以大大提高三角函数计算的效率。* 99 | 100 | Link: [Muhammad Akhtar的邮件](https://groups.google.com/a/groups.riscv.org/d/msg/sw-dev/YL50GeYTKX4/30NJrHMdAgAJ) 101 | 102 | ## 市场相关 103 | 104 | ### SiFive宣布Intel参与了其C轮融资 105 | 106 | 最近SiFive宣布，Intel宣布参与了SiFive的C轮融资，同时被投资的还有另外一家RISC-V会员企业乐鑫。 107 | 108 | “RISC-V offers a fresh approach to low power microcontrollers combined with agile development tools that have the potential to help reduce SoC development time and cost significantly,” said Raja Koduri, senior vice president of the Core and Visual Computing Group, general manager of edge computing solutions and chief architect at Intel Corporation. “SiFive’s cloud-based SaaS approach provides another level of flexibility and ease for design teams, and we look forward to exploring its benefits.” 109 | 110 | 小编：这不得不让我们产生一些联想，SiFive未来会使用Intel的先进工艺么？SiFive会成为Intel进军低功耗嵌入式市场来提高和ARM的竞争优势么？还记得XScale，曾经被Intel出售的部门么？ 111 | 112 | Link: [SiFive Announces Investment from Intel Capital](https://www.sifive.com/posts/2018/05/08/intel-capital-event/) 113 | 114 | ### 通过扩展板来让HiFive Unleashed开发板变成一台PC 115 | 116 | Microsemi和SiFive合作开发的扩展板最近在crowdsupply上众筹，板上搭载了FMC接口用于连接到PC，同时包括FPGA和一个PCIe的桥和PCIe插槽，板上还搭载了HDMI和USB PHY和SATA接口。不论是连接硬盘/SSD还是显卡，都可以支持。 117 | 118 | 这个例子也能让我们看到RISC-V各个会员厂商之间的紧密合作程度。 119 | 120 | ![SiFive Exp Board](/assets/images/articles/risc-v-workshop-barcelona/sifive-microsmi.jpg) 121 | 122 | Links: 123 | - [HiFive Unleashed Expansion Board](https://www.crowdsupply.com/microsemi/hifive-unleashed-expansion-board) 124 | - [Expansion Board Enhances Popular RISC-V Development Board](https://www.sensorsmag.com/embedded/expansion-board-enhances-popular-risc-v-development-board) 125 | 126 | ## 暴走事件 127 | 128 | ### 五月 129 | 130 | - [8th RISC-V workshop](https://riscv.org/workshops/) 第八次RISC-V workshop将在5月7-10日在西班牙举办。 131 | - **5月17日，在上海长荣桂冠酒店，有两场商业活动，分别由SiFive和AndesTech各自独立举办！** 132 | 133 | ### 六月 134 | 135 | + [2nd CARRV](https://carrv.github.io/) 第二次CARRV workshop(Computer Architecture Research with RISC-V ) 将在6月2日和ISCA 2018共同举办。 136 | + **RISC-V Shanghai Day, 2018年6月30日** 137 | 138 | ### 七月 139 | 140 | - [RISC-V Workshop in Chennai (July 18-19)](http://cts.businesswire.com/ct/CT?id=smartlink&url=https%3A%2F%2Ftmt.knect365.com%2Frisc-v-workshop-india%2F&esheet=51792917&newsitemid=20180423005251&lan=en-US&anchor=RISC-V+Workshop+in+Chennai&index=3&md5=7988b5018298bbae9b8603d7779b3b4b) 141 | 142 | ### 十月 143 | 144 | - RISC-V Day Tokyo (mid-October TBD) 145 | 146 | ### 十二月 147 | 148 | - [RISC-V Summit in Santa Clara (Dec. 3-5)](http://cts.businesswire.com/ct/CT?id=smartlink&url=https%3A%2F%2Ftmt.knect365.com%2Frisc-v-summit%2F&esheet=51792917&newsitemid=20180423005251&lan=en-US&anchor=RISC-V+Summit+in+Santa+Clara&index=4&md5=88ca965085b5b1b9b6ea996333f27e44) 149 | 150 | ## 招聘简讯 151 | 152 | _CNRV提供为行业公司提供公益性质的一句话的招聘信息发布，若有任何体系结构、IC设计、软件开发的招聘信息，欢迎联系我们！_ 153 | 154 | ---- 155 | 156 | 整理编集: 宋威、黄柏玮、汪平、林容威、傅炜、巍巍、郭雄飞 157 | 158 | ---- 159 | 160 | **欢迎关注微信公众号CNRV，接收最新最时尚的RISC-V讯息！** 161 | 162 | ![CNRV微信公众号](/assets/images/cnrv_qr.png) 163 | 164 | ---- 165 | 166 | 知识共享许可协议
本作品采用知识共享署名-非商业性使用-相同方式共享 3.0 中国大陆许可协议进行许可。 167 | 168 | -------------------------------------------------------------------------------- /bi-week-rpts/README.md: -------------------------------------------------------------------------------- 1 | 双周简报编写指南 2 | ======================================= 3 | 4 | CNRV双周简报是CNRV平均每两周编辑和整理的，一个以报导为主的新闻归纳页面。 5 | 报道时主要以简略和客观的方式报道新闻，捎带讲解和普及知识点。 6 | 7 | ## 工作流程 8 | 9 | 1. 建立一个新分支，使用模板建立下一期简报的初始页面。 10 | 2. 建立新分支的PR页面。 11 | 3. 搜集可以报道的新闻，将新闻列入PR的说明页。 12 | 4. 按照自愿领取或分配的方式，分工新闻条目到各简报编辑。 13 | 5. 简报编辑阅读新闻，撰写简报条目。 14 | 6. 通过直接修改或者PR的方式将编写的条目汇总到下一期简报中。 15 | 7. 审查简报格式，内部审阅简报预发布版本。 16 | 8. 发布简报（cnrv.io和微信平台） 17 | 9. 更新cnrv主页和简报存档页。 18 | 19 | ## 简报条目撰写规范 20 | 21 | 1. 尽量理解新闻的内容，然后归纳总结。 22 | 2. 可以摘抄较重要的原文。 23 | 3. 每一个条目需要给出至少一处的原文出处。 24 | 25 | ## Markdown语法和使用惯例 26 | 27 | 请参考官方[Markdown Syntax](https://daringfireball.net/projects/markdown/syntax)或者[中文翻译](http://wowubuntu.com/markdown/)来学习如何正确使用Markdown。 28 | 29 | 使用Markdown的核心思想有几点： 30 | 31 | - 编辑方便，学习简单 32 | - 要将内容和样式/排版分开，让更多的精力集中在内容本身，而非不断排版的过程。 33 | - 使用Markdown要注意即使是在原始的文本编辑器中，也要尽可能的保持良好的可读性。（你可以打开这篇文章的源代码来查看器可读性） 34 | 35 | 以下是几点常见使用惯例或不好的地方。 36 | 37 | ### 引文和常见写法 38 | 39 | 为了阅读方便和有据可循，我们要求简报的每一个片段末都附有参考链接。 40 | 41 | **重要的一点是，请尽可能使用最原始的文章，而非翻译过或者转发过的，请正确使用Google等搜索引擎保证文章来源是否位初始来源，而非经过演绎或修改。** 42 | 43 | 关于引文，有以下两种写法。 44 | 45 | 第一种，只有一条引文，请这样写 46 | 47 | ``` 48 | Link: [引文的文章全名，尽可能详细，或者是邮件列表中邮件的Title等](URL) 49 | ``` 50 | 51 | 第二种，如果有多条引文，请注意Link和无序列表有一行空行，切无序列表和后面URL有一个空格。 52 | 53 | ``` 54 | Link: 55 | 56 | - [FULL TITLE 1](URL 1) 57 | - [FULL TITLE 2](URL 2) 58 | 59 | ``` 60 | 61 | ### 段落的分隔 62 | 63 | 如果你要表达的是两段的内容，请在当中多加一行。否则会被Markdown解析器视为一段 64 | 65 | 请比较： 66 | 67 | ``` 68 | ### 这是文章标题（下面还要有一行空行) 69 | 70 | 这是本段第一句， 71 | 这是本段第二句。 72 | ``` 73 | 74 | 和 75 | 76 | ``` 77 | ### 这是文章标题（下面还要有一行空行) 78 | 79 | 这是本段唯一一句话。 80 | 81 | 请注意这是另一段。 82 | ``` 83 | 84 | ---- 85 | 86 | CNRV编辑部 87 | 88 | ---- 89 | 90 | 知识共享许可协议
本作品采用知识共享署名-非商业性使用-相同方式共享 3.0 中国大陆许可协议进行许可。 91 | 92 | -------------------------------------------------------------------------------- /bi-week-rpts/template.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | # RISC-V 双周简报 (201x-xx-xx) 6 | 7 | 要点新闻： 8 | 9 | 10 | ## RV新闻 11 | 12 | 13 | ## 技术讨论 14 | 15 | 16 | 17 | ## 代码更新 18 | 19 | ## 安全点评 20 | 21 | ## 微群热点 22 | 23 | ## 实用资料 24 | 25 | ## 行业视角 26 | 27 | ## 市场相关 28 | 29 | 30 | ## CNRV社区活动 31 | 32 | ## CNRV网站更新 33 | 34 | ## 会议征稿 35 | 36 | 37 | ## 暴走事件 38 | 39 | ### 六月 40 | 41 | + [2nd CARRV](https://carrv.github.io/) 第二次CARRV workshop(Computer Architecture Research with RISC-V ) 将在6月2日和ISCA 2018共同举办。 42 | + **RISC-V Shanghai Day, 2018年6月30日** 43 | 44 | ### 七月 45 | 46 | - [RISC-V Workshop in Chennai (July 18-19)](http://cts.businesswire.com/ct/CT?id=smartlink&url=https%3A%2F%2Ftmt.knect365.com%2Frisc-v-workshop-india%2F&esheet=51792917&newsitemid=20180423005251&lan=en-US&anchor=RISC-V+Workshop+in+Chennai&index=3&md5=7988b5018298bbae9b8603d7779b3b4b) 47 | 48 | ### 十月 49 | 50 | - RISC-V Day Tokyo (mid-October TBD) 51 | 52 | ### 十二月 53 | 54 | - [RISC-V Summit in Santa Clara (Dec. 3-5)](http://cts.businesswire.com/ct/CT?id=smartlink&url=https%3A%2F%2Ftmt.knect365.com%2Frisc-v-summit%2F&esheet=51792917&newsitemid=20180423005251&lan=en-US&anchor=RISC-V+Summit+in+Santa+Clara&index=4&md5=88ca965085b5b1b9b6ea996333f27e44) 55 | 56 | ## 招聘简讯 57 | 58 | _CNRV提供为行业公司提供公益性质的一句话的招聘信息发布，若有任何体系结构、IC设计、软件开发的招聘信息，欢迎联系我们！_ 59 | 60 | ---- 61 | 62 | 整理编集: 宋威、黄柏玮、汪平、林容威、傅炜、廖巍巍、郭雄飞、黄玮、李健 63 | 64 | ---- 65 | 66 | **欢迎关注微信公众号CNRV，接收最新最时尚的RISC-V讯息！** 67 | 68 | ![CNRV微信公众号](/assets/images/cnrv_qr.png) 69 | 70 | ---- 71 | 72 | 知识共享许可协议
本作品采用知识共享署名-非商业性使用-相同方式共享 3.0 中国大陆许可协议进行许可。 73 | 74 | -------------------------------------------------------------------------------- /bi-week-rpts/template.tc.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | # RISC-V 雙周簡報 (201x-xx-xx) 6 | 7 | 要點新聞： 8 | 9 | 10 | ## RV新聞 11 | 12 | 13 | ## 技術討論 14 | 15 | 16 | 17 | ## 代碼更新 18 | 19 | ## 安全點評 20 | 21 | ## 微群熱點 22 | 23 | ## 實用資料 24 | 25 | ## 行業視角 26 | 27 | ## 市場相關 28 | 29 | 30 | ## CNRV社區活動 31 | 32 | ## CNRV網站更新 33 | 34 | ## 會議徵稿 35 | 36 | ## 暴走事件 37 | 38 | 39 | ### 五月 40 | 41 | + [8th RISC-V workshop](https://riscv.org/workshops/) 第八次RISC-V workshop將在5月7-10日在西班牙舉辦。 42 | 43 | ### 六月 44 | 45 | + **CNRV的成員和愛好者們正在RISC-V基金會的支持下籌備一場線下活動，時間暫定為2018年6月30日，目前暫定在覆旦大學舉行。有任何建議、意見和想法，都可以發郵件給群頭 [](mailto:xfguo@xfguo.org)。** 46 | 47 | + [2nd CARRV](https://carrv.github.io/) 第二次CARRV workshop(Computer Architecture Research with RISC-V ) 將在6月2日和ISCA 2018共同舉辦。 48 | 49 | ## 招聘簡訊 50 | 51 | _CNRV提供為行業公司提供公益性質的一句話的招聘信息發布，若有任何體系結構、IC設計、軟件開發的招聘信息，歡迎聯系我們！_ 52 | 53 | ---- 54 | 55 | 整理編集: 宋威、黃柏瑋、郭雄飛 56 | 繁體翻譯維護者：黃柏瑋 57 | 58 | ---- 59 | 60 | **歡迎關註微信公眾號CNRV，接收最新最時尚的RISC-V訊息！** 61 | 62 | ![CNRV微信公眾號](/assets/images/cnrv_qr.png) 63 | 64 | ---- 65 | 66 | 創用 CC 授權條款
本著作係採用創用 CC 姓名標示-非商業性-相同方式分享 3.0 台灣 授權條款授權. 67 | -------------------------------------------------------------------------------- /biweekly-archive.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | ## RISC-V双周简报存档 6 | 7 | - 第0x25弹(2019-01-14): [上海继续支持RISC-V研发企业](bi-week-rpts/2019-01-14) 8 | - 第0x24弹(2018-12-11): [RISC-V峰会胜利召开](bi-week-rpts/2018-12-11) 9 | - 第0x23弹(2018-11-18): [RISC-V Reader中文版出炉](bi-week-rpts/2018-11-18) 10 | - 第0x22弹(2018-10-14): [比特嘉楠双双使用RISC-V](bi-week-rpts/2018-10-14) 11 | - 第0x21弹(2018-09-30): [国内RISC-V上下游企业成立产业联盟](bi-week-rpts/2018-09-30) 12 | - 第0x20弹(2018-09-16): [华米和嘉楠发布基于RISC-V的自研芯片](bi-week-rpts/2018-09-16) 13 | - 第0x1f弹(2018-09-01): [一晚上写个RISC-V处理器玩玩](bi-week-rpts/2018-09-01) 14 | - 第0x1e弹(2018-08-17): [RISC-V新创企业拟融资上亿元](bi-week-rpts/2018-08-17) 15 | - 第0x1d弹(2018-08-03): [印度首个可运行Linux的RISC-V芯片成功流片](bi-week-rpts/2018-08-03) 16 | - 第0x1c弹(2018-07-20): [上海发布支持RISC-V相关政策](bi-week-rpts/2018-07-20) 17 | - 第0x1b弹(2018-07-08): [RISC-V Day Shanghai精彩回顾](bi-week-rpts/2018-07-06) 18 | - 第0x1a弹(2018-06-22): [RISC-V Day Shanghai即将举行，纪念版T恤不容错过](bi-week-rpts/2018-06-22) 19 | - 第0x19弹(2018-06-08): [RISC-V Day Shanghai议程公布](bi-week-rpts/2018-06-08) 20 | - 第0x18弹(2018-05-25): [RISC-V Day Shanghai等你来玩](bi-week-rpts/2018-05-25) 21 | - 第0x17弹(2018-05-11): [从点子到芯片？](bi-week-rpts/2018-05-11) 22 | - 第0x16弹(2018-04-27): [RISC-V引领敏捷硬件风潮](bi-week-rpts/2018-04-27) 23 | - 第0x15弹(2018-04-13): [第八届Workshop会以议程公布](bi-week-rpts/2018-04-13) 24 | - 第0x14弹(2018-03-30): [宗师获图灵奖实质名归](bi-week-rpts/2018-03-30) [\[繁体\]](bi-week-rpts/2018-03-30.tc) 25 | - 第0x13弹(2018-03-16): [想把事情做简单可不是那么简单的事情](bi-week-rpts/2018-03-16) [\[繁体\]](bi-week-rpts/2018-03-16.tc) 26 | - 第0x12弹(2018-03-02): [看看AI和RISC-V碰撞出的火花](bi-week-rpts/2018-03-02) [\[繁体\]](bi-week-rpts/2018-03-02.tc) 27 | - 第0x11弹(2018-02-15): [跑Linux的CPU一次来俩](bi-week-rpts/2018-02-15) [\[繁体\]](bi-week-rpts/2018-02-15.tc) 28 | - 第0x10弹(2017-02-01): [走在“时尚的前沿”](bi-week-rpts/2018-02-01) [\[繁体\]](bi-week-rpts/2018-02-01.tc) 29 | - 第0x0f弹(2017-01-18): [Google开源RISC-V CPU](bi-week-rpts/2018-01-18) [\[繁体\]](bi-week-rpts/2018-01-18.tc) 30 | - 第0x0e弹(2017-01-04): [Intel漏洞是非多！](bi-week-rpts/2018-01-04) [\[繁体\]](bi-week-rpts/2018-01-04.tc) 31 | - 第0x0d弹(2017-12-21): [Esperanto Technologies会成功么？](bi-week-rpts/2017-12-21) [\[繁体\]](bi-week-rpts/2017-12-21.tc) 32 | - 第0x0c弹(2017-12-07): [Workshop上干活多多](bi-week-rpts/2017-12-07) [\[繁体\]](bi-week-rpts/2017-12-07.tc) 33 | - 第0x0b弹(2017-11-23): [3家RISC-V相关的公司上榜“EE Times Silicon 60: Startups to Watch”](bi-week-rpts/2017-11-23) [\[繁体\]](bi-week-rpts/2017-11-23.tc) 34 | - 第0x0a弹(2017-10-26): [国内商业公司玩RISC-V毫不逊色！](bi-week-rpts/2017-10-26) 35 | - 第0x09弹(2017-10-12): [妥妥的跑Linux的RISC-V板子明年就来～](bi-week-rpts/2017-10-12) 36 | - 第0x08弹(2017-09-28): [悠悠的唱着最炫开源风～](bi-week-rpts/2017-09-28) 37 | - 第0x07弹(2017-09-14): [硬件公司真的越来越像一个软件公司？你怎么看？](bi-week-rpts/2017-09-14) 38 | - 第0x06弹(2017-08-31): [越来越多的开源软件支持RISC-V!](bi-week-rpts/2017-08-31) 39 | - 第0x05弹(2017-08-17): [感觉RV就要引爆了！小编手已断!](bi-week-rpts/2017-08-17) 40 | - 第0x04弹(2017-08-03): [光有Chisel还不够，又来一个SpinalHDL，Scala我真心看不懂啊！](bi-week-rpts/2017-08-03) 41 | - 第0x03弹(2017-07-20): [进主线这事儿能走后门吗?](bi-week-rpts/2017-07-20) 42 | - 第0x02弹(2017-07-06): [ARM~ARM~你不要怕~](bi-week-rpts/2017-07-06) 43 | - 第0x01弹(2017-06-21): [你们心心念念的RV32E终于来了~](bi-week-rpts/2017-06-21) 44 | -------------------------------------------------------------------------------- /challenge/ch001-mux-n.md: -------------------------------------------------------------------------------- 1 | ## [CH001] CNRV Chisel挑战赛: MuxN 2 | 3 | ### 题目 4 | 5 | 给定一个2:1 Mux的BlackBox和一个正整数N (N>1)，用chisel生成一个N:1的Mux。 6 | 7 | 要求：代码简洁、注释充分、电路最优、chisel的可读性好，生成的verilog可读性也要好。 8 | 9 | 奖金100元人民币，2020年9月11日周五晚上12点截止。 10 | 11 | ### 结果 12 | 13 | **qinghai**胜出，在电路最优和生成的verilog代码基本相同的情况下，chisel代码即使没有注释依然能够读懂。[Scastie Link](https://scastie.scala-lang.org/ShBdUi08QTir9oY1M0DPuQ) 14 | 15 | ```scala 16 | import chisel3._ 17 | import chisel3.util._ 18 | import chisel3.stage.ChiselStage 19 | 20 | // z = s ? i1 : i0 21 | class Mux2[T <: Data](gen: T) extends BlackBox { 22 | val io = IO(new Bundle { 23 | val i0 = Input(gen) 24 | val i1 = Input(gen) 25 | val s = Input(Bool()) 26 | val z = Output(gen) 27 | }) 28 | } 29 | 30 | object Mux2 { 31 | def apply[T <: Data](s: Bool, i1: T, i0: T): T = { 32 | val c = Module(new Mux2(chiselTypeOf(i0))) 33 | c.io.s := s 34 | c.io.i1 := i1 35 | c.io.i0 := i0 36 | c.io.z 37 | } 38 | } 39 | 40 | // r = d[s], N: d width, 1 d(0) 44 | case 2 => Mux2(s(0), d(1), d(0)) 45 | case _ => 46 | val sw = s.getWidth 47 | val half = 1 << (sw - 1) 48 | val sd = d.grouped(half).toSeq 49 | Mux2( 50 | s(sw - 1), 51 | iter(VecInit(sd(1)), s(sw - 2, 0), sd(1).size), 52 | iter(VecInit(sd(0)), s(sw - 2, 0), sd(0).size) 53 | ) 54 | } 55 | 56 | def apply[T <: Data](d: Vec[T], s: UInt): T = iter(d, s, d.size) 57 | } 58 | 59 | ``` 60 | 61 | 另外，**浩哲**的代码也很简单易懂，思想是类似的。[Github Gist](https://gist.github.com/zhutmost/ed2e89a48edbbd925aff8dfd1b05a38b) 62 | 63 | 以及，**罗剑文** 的repo文档写的很细，给出了若干种实现方式: [Github Repo](https://github.com/luojw-dwr/Toy-Parallel-Mux-Generator) 64 | 65 | ---- 66 | 67 | ![CNRV Chisel Challenge](/assets/images/challenge/ch-logo.png) 68 | -------------------------------------------------------------------------------- /challenge/ch002-async-fifo.md: -------------------------------------------------------------------------------- 1 | ## [CH002] CNRV Chisel挑战赛: Asynchronous FIFO 2 | 3 | ### 题目 4 | 5 | 请用chisel实现一个异步FIFO~ 6 | 7 | 要求：在电路正确且最优的情况下简洁、易懂、注释充分，且生成的Verilog HDL可读性好，易于调试和追踪，且能够很方便的被集成。完整的规格书、文档和测试都在评分的范围内。 8 | 9 | **参考** 10 | 11 | - [Simulation and Synthesis Techniques for Asynchronous FIFO Design](http://www.sunburst-design.com/papers/CummingsSNUG2002SJ_FIFO1.pdf) 12 | - [AsyncQueue in rocket-chip](https://github.com/chipsalliance/rocket-chip/blob/master/src/main/scala/util/AsyncQueue.scala) 13 | - [repo: dpretet/async\_fifo](https://github.com/dpretet/async_fifo) 14 | 15 | 优胜者将获得奖金不少于200元人民币，不排除若干人平分奖金的情况。 16 | 17 | **2020年9月25日晚上12点提交截止。** 18 | 19 | 请投稿*gist link*或*git repo link*至 [xfguo@xfguo.org](mailto:xfguo@xfguo.org)。 20 | 21 | 有意资助优胜者奖金的也请联系[xfguo@xfguo.org](mailto:xfguo@xfguo.org)。 22 | 23 | ---- 24 | 25 | ![CNRV Chisel Challenge](/assets/images/challenge/ch-logo.png) 26 | -------------------------------------------------------------------------------- /config.rb: -------------------------------------------------------------------------------- 1 | # Require any additional compass plugins here. 2 | 3 | # Set this to the root of your project when deployed: 4 | http_path = "" 5 | css_dir = "stylesheets" 6 | sass_dir = "sass" 7 | images_dir = "images" 8 | javascripts_dir = "javascripts" 9 | 10 | # You can select your preferred output style here (can be overridden via the command line): 11 | # output_style = :expanded or :nested or :compact or :compressed 12 | 13 | # To enable relative paths to assets via compass helper functions. Uncomment: 14 | # relative_assets = true 15 | 16 | # To disable debugging comments that display the original location of your selectors. Uncomment: 17 | # line_comments = false 18 | 19 | # If you prefer the indented syntax, you might want to regenerate this 20 | # project again passing --syntax sass, or you can uncomment this: 21 | # preferred_syntax = :sass 22 | # and then run: 23 | # sass-convert -R --from scss --to sass sass scss && rm -rf sass && mv scss sass 24 | preferred_syntax = :scss 25 | 26 | line_comments = false # by Compass.app 27 | -------------------------------------------------------------------------------- /favicon.ico: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/cnrv/home/8c2713f2e9baa533c7ca9f746d70e5f2fc09e045/favicon.ico -------------------------------------------------------------------------------- /index.md: -------------------------------------------------------------------------------- 1 | --- 2 | layout: default 3 | --- 4 | 5 | ## RISC-V中国社区（CNRV）正招募翻译志愿者，将组建多语种翻译团队，加强中英日俄韩RISC-V信息交流 6 | 7 | 详细情况 [请戳这里](articles/20230311-call-for-translators.md)。 8 | 9 | ---- 10 | ## 3月26日，上海线下聚会，技术分享征集中 11 | 12 | 上海是 CNRV 等社区举办的「十城相聚」活动的第二站。作为投票排名最高的城市，希望我们能够寻找到装得下所有人的会场。 13 | 14 | 详细情况 [请戳这里](articles/20230309-shanghai-meetup-cfp.md)。 15 | 16 | ---- 17 | 18 | ## 2月25日武汉，阔别三年的重逢（技术分享征集中） 19 | 20 | CNRV 社区将从2023年2月开始，用10个月的时间，在10座不同的城市，举办线下技术交流会（meetup）。本系列活动由 HelloGCC 社区、 HelloLLVM 社区、CNRV 社区（中国的RISC-V开发者社区）联合策划。久别之后的重逢，请各位务必用力过猛。可以预期在每一个城市都将会遇见有趣的同行，非常热闹。 21 | 22 | 详细情况 [请戳这里](articles/20230131-wuhan-meetup-cfp.md)。 23 | 24 | ---- 25 | ## 延长一周！由 RISC-V 国际基金会组织的暑期实习项目正在开放申请 26 | 27 | RISC-V 国际基金会组织的 RISC-V 暑期实习项目，延长一周，感兴趣的同学可以抓紧申请。 28 | 29 | 有关实习项目的详细情况 [请戳这里](articles/20210519-RVI-Intership)。 30 | 31 | ---- 32 | 33 | ## RISC-V国际基金会现已登陆B站（哔哩哔哩） 34 | 35 | [详情请戳](articles/20210512-riscv-bilibili) 36 | 37 | 账号是：RISCV国际基金会，URL是： 38 | 39 | https://space.bilibili.com/1121469705/video 40 | 41 | 目前已经将 RISC-V 国际基金会在油管上的视频全部上传了。请大家多多关注，一键三连！ 42 | 43 | ---- 44 | 45 | ## 观众报名要抓紧！RISC-V中国峰会即将公布大会议程和同地活动! 46 | 47 | 快讯：计划于6月21日至26日举行的第一届「RISC-V中国峰会」，目前已经完成了征稿和评审，而大会的完整议程计划于本周公布。本次大会共收到演讲投稿130篇，共接收 Keynote（主旨演讲） 6 个，邀请报告 11 个，正式报告（20分钟）19个，简短报告约50个。大会本次根据投稿情况，在已有分类基础上特别增设「香山处理器Session」，接收12篇香山处理器的分享。对于开源RISC-V处理器感兴趣的伙伴千万不要错过。 48 | 49 | [更多情报请戳这里](RVWC2021/20210511-registration-is-open) 50 | 51 | 由于目前仍处于疫情防御阶段，仅开放共1500场次的门票，请感兴趣的小伙伴抓紧报名[1]！ 52 | 53 | 报名链接（参会免费）： https://www.bagevent.com/event/7314534 54 | 55 | [1] 请注意我们有可能根据疫情管控要求进行人员限流。报名成功后请留意手机短信通知。 56 | 57 | 58 | ---- 59 | ![CNRV Chisel Challenge](/assets/images/challenge/ch-logo.png) 60 | 61 | ## CNRV Chisel挑战赛 62 | 63 | CNRV社区将会不定期举办Chisel挑战赛，寻找最优电路下的最优表达。 64 | 65 | - **CH001**: [MuxN](/challenge/ch001-mux-n) 66 | - **CH002**: [Asynchronous FIFO](/challenge/ch002-async-fifo) 67 | 68 | 有任何问题请邮件至[群头](mailto:xfguo@xfguo.org). 69 | 70 | ---- 71 | 72 | ## RISC-V双周简报(已经停更) 73 | 74 | 国内的RISC-V爱好者利用Github协作的方式，以双周简报的方式为大家带来最新的RISC-V相关咨询，同时在微信公众号和CNRV站点上发布。内容覆盖RISC-V邮件列表、行业新闻、项目进展以及各类点评。也欢迎大家关注CNRV公众号获取最新信息。 75 | 76 | - **第0x25弹(2019-01-14): [上海继续支持RISC-V研发企业](bi-week-rpts/2019-01-14)** 77 | - 第0x24弹(2018-12-11): [RISC-V峰会胜利召开](bi-week-rpts/2018-12-11) 78 | - 第0x23弹(2018-11-18): [RISC-V Reader中文版出炉](bi-week-rpts/2018-11-18) 79 | - 第0x22弹(2018-10-14): [比特嘉楠双双使用RISC-V](bi-week-rpts/2018-10-14) 80 | - 第0x21弹(2018-09-30): [国内RISC-V上下游企业成立产业联盟](bi-week-rpts/2018-09-30) 81 | - 第0x20弹(2018-09-16): [华米和嘉楠发布基于RISC-V的自研芯片](bi-week-rpts/2018-09-16) 82 | - 第0x1f弹(2018-09-01): [一晚上写个RISC-V处理器玩玩](bi-week-rpts/2018-09-01) 83 | - 第0x1e弹(2018-08-17): [RISC-V新创企业拟融资上亿元](bi-week-rpts/2018-08-17) 84 | - 第0x1d弹(2018-08-03): [印度首个可运行Linux的RISC-V芯片成功流片](bi-week-rpts/2018-08-03) 85 | - 第0x1c弹(2018-07-20): [上海发布支持RISC-V相关政策](bi-week-rpts/2018-07-20) 86 | - 第0x1b弹(2018-07-08): [RISC-V Day Shanghai精彩回顾](bi-week-rpts/2018-07-06) 87 | - 第0x1a弹(2018-06-22): [RISC-V Day Shanghai即将举行，纪念版T恤不容错过](bi-week-rpts/2018-06-22) 88 | - 第0x19弹(2018-06-08): [RISC-V Day Shanghai议程公布](bi-week-rpts/2018-06-08) 89 | - 第0x18弹(2018-05-25): [RISC-V Day Shanghai等你来玩](bi-week-rpts/2018-05-25) 90 | - 第0x17弹(2018-05-11): [从点子到芯片？](bi-week-rpts/2018-05-11) 91 | - 第0x16弹(2018-04-27): [RISC-V引领敏捷硬件风潮](bi-week-rpts/2018-04-27) 92 | - 第0x15弹(2018-04-13): [第八届Workshop会议议程公布](bi-week-rpts/2018-04-13) 93 | - 第0x14弹(2018-03-30): [宗师获图灵奖实质名归](bi-week-rpts/2018-03-30) [\[繁体\]](bi-week-rpts/2018-03-30.tc) 94 | - 第0x13弹(2018-03-16): [想把事情做简单可不是那么简单的事情](bi-week-rpts/2018-03-16) [\[繁体\]](bi-week-rpts/2018-03-16.tc) 95 | - 第0x12弹(2018-03-02): [看看AI和RISC-V碰撞出的火花](bi-week-rpts/2018-03-02) [\[繁体\]](bi-week-rpts/2018-03-02.tc) 96 | - 第0x11弹(2018-02-15): [跑Linux的CPU一次来俩](bi-week-rpts/2018-02-15) [\[繁体\]](bi-week-rpts/2018-02-15.tc) 97 | - [往期存档](biweekly-archive) 98 | - [内容索引](bi-week-rpts/bi-week-rpts-index) 99 | 100 | ## RISC-V Day 2018 Shanghai 系列报道 101 | 102 | - 2018-06-13: [Greenwaves GAP8: RISC-V + AI助力PULP打造小型自主飞行智能无人机](/articles/crazyfile-gap8) 103 | - 2018-06-25: [为什么你要来上海参加RISC-V Day](/articles/why-come-to-join-risc-v-day-shanghai) 104 | 105 | ## 特别活动 106 | 107 | - 2018-06-23: [RISC-V Day 2018 Shanghai学生参会资助计划（第二轮）](/articles/risc-v-day-2018-shanghai-student-sponorship-v2) 108 | - 2018-06-09: [RISC-V Day 2018 Shanghai学生参会资助计划（第一轮）](/articles/risc-v-day-2018-shanghai-student-sponorship) 109 | 110 | ## 实时报道 111 | 112 | - 2018-05-09: [2018 RISC-V巴塞罗那 Workshop特别报道 (1)](/articles/riscv-workshop-barcelona-special-rpt-day1) 113 | - 2018-05-10: [2018 RISC-V巴塞罗那 Workshop特别报道 (2)](/articles/riscv-workshop-barcelona-special-rpt-day2) 114 | 115 | ---- 116 | 117 | ## 干货 118 | 119 | - 2018-10-24: [SiFive TileLink规格书1.7.1(草案) 的中文翻译](articles/tl-spec-zh-translate) 120 | - 2019-11-09: [Spike模拟Linux 5.3教程](articles/spike-linux) 121 | 122 | ---- 123 | 124 | ## 文章列表 125 | 126 | - 2017-10-12: [RISC-V 双周简报问卷调查结果分析](articles/2017-10-12-questionaire) 127 | - 2018-05-05: [给开源架构添点儿柴](articles/cold-boiling-water) 128 | - 2019-01-24: [SoC自主可控分级标准](zzkk) 129 | 130 | ---- 131 | 132 | ## 资源列表 133 | 134 | - **[RISC-V 资料搜集页面](resource)** 135 | - **[RISC-V 参考文献页面](papers)** 136 | 137 | ---- 138 | 139 | ## 如何在国内快速搭建SiFive的Freedom环境 140 | 141 | ### 下载freedom/rocket-chip/riscv-tools完整压缩包 142 | 143 | 因为国内用户访问github比较慢，而且clone过后submodule更加慢，以下的压缩包是在clone了[freedom](https://github.com/sifive/freedom)之后，执行`git submoudle update --init --recursive`之后打包的。所以已经以submodule的形式包含了rocket-chip和riscv-tools以及下面的诸多submodules。 144 | 145 | 网盘中还新增了[freedom-e-sdk](https://github.com/sifive/freedom-e-sdk)和[freedom-u-sdk](https://github.com/sifive/freedom-u-sdk)的完整压缩包。 146 | 147 | - [百度网盘freedom/rocket-chip/riscv-tools完整打包文件](https://pan.baidu.com/s/1J9N2VvfY9D6zakh8aMO5rg) 148 | - GitHash: [397c395](https://github.com/sifive/freedom/commit/397c395b8216c46c3d1b21484d85c6509c3ee7e8) 149 | - MD5Sum: 63b711236a118df48d035b65b1fa5065 150 | - 打包时间: 2018-Jun-11 151 | - [百度网盘freedom-e-sdk完整打包文件](https://pan.baidu.com/s/1qYa6fd6) 152 | - GitHash: [fcbcd44](https://github.com/sifive/freedom-e-sdk/commit/fcbcd440a0556b90bb7f6a739ac567d5f8e93fa2) 153 | - MD5Sum: 1b5c97dd71918cfaa1c43fb7f38ecade 154 | - 打包时间: 2017-Aug-20 155 | - [百度网盘freedom-u-sdk完整打包文件](https://pan.baidu.com/s/1i6t6UDB) 156 | - GitHash: [c31cf7f](https://github.com/sifive/freedom-u-sdk/commit/c31cf7f31d036742b84dd473db4b9fb18abe3c7f) 157 | - MD5Sum: fd8787c5853097ddb9f6dbc02dc6f781 158 | - 打包时间: 2018-Feb-06 159 | 160 | 下载成功之后执行： 161 | 162 | ~~~ 163 | $ tar xzvf freedom.tar.gz 164 | $ cd freedom 165 | $ git submodule update --init --recursive 166 | 167 | # 如果需要更新到最新，可以执行 168 | $ git pull origin master 169 | ~~~ 170 | 171 | ### 利用国内镜像加速sbt 172 | 173 | 目前Aliyun提供了Maven的镜像可以用来加速在构建`rocket-chip`或是`freedom`过程中的`sbt`的运行。 174 | 175 | 可以在Ubuntu上的~/.sbt/repositories中加入以下内容 176 | 177 | ~~~ 178 | [repositories] 179 | local 180 | aliyun: http://maven.aliyun.com/nexus/content/groups/public/ 181 | sbt-releases-repo: http://repo.typesafe.com/typesafe/ivy-releases/, [organization]/[module]/(scala_[scalaVersion]/)(sbt_[sbtVersion]/)[revision]/[type]s/[artifact](-[classifier]).[ext] 182 | sbt-plugins-repo: http://repo.scala-sbt.org/scalasbt/sbt-plugin-releases/, [organization]/[module]/(scala_[scalaVersion]/)(sbt_[sbtVersion]/)[revision]/[type]s/[artifact](-[classifier]).[ext] 183 | central: http://repo1.maven.org/maven2/ 184 | ~~~ 185 | 186 | 参考： [Scala 的构建工具 SBT 镜像设置](http://www.jianshu.com/p/c8c48b0b3866) 187 | 188 | **以上sbt镜像功能还需要充分验证，请各位给出反馈** 189 | 190 | ### 二进制包 191 | 192 | - [百度网盘 riscv32-unknown-gcc-6.1.0](https://pan.baidu.com/s/1kV7QJkj) *provided by 胡振波* 193 | 194 | ---- 195 | 196 | ## oschina镜像服务 197 | 198 | 在提供压缩包的同时，我们在[oschina](http://git.oschina.net)上镜像了主要的RISC-V工程。 我们利用国外服务器定期同步oschina上的镜像，方便大家获得最新的更新。 199 | 相比压缩包，镜像服务器同步了更多的RISC-V相关GitHub工程，包括freechipsproject, riscv, ucb-bar和lowrisc的所有工程。 200 | 镜像服务器的具体使用方法请参考[clone-helpers](https://github.com/cnrv/clone-helpers/blob/master/README.md)工程。 201 | 202 | ---- 203 | ## 关于 204 | 205 | 本站点希望能够为国内的RISC-V爱好者和Chisel开发者提供便利。 206 | 207 | **欢迎关注微信公众号CNRV，接收最新最时尚的RISC-V讯息！** 208 | 209 | ![CNRV微信公众号](https://cnrv.io/assets/images/cnrv_qr.png) 210 | -------------------------------------------------------------------------------- /jekyll-theme-modernist.gemspec: -------------------------------------------------------------------------------- 1 | # encoding: utf-8 2 | 3 | Gem::Specification.new do |s| 4 | s.name = "jekyll-theme-modernist" 5 | s.version = "0.0.4" 6 | s.license = "CC0-1.0" 7 | s.authors = ["Steve Smith", "GitHub, Inc."] 8 | s.email = ["opensource+jekyll-theme-modernist@github.com"] 9 | s.homepage = "https://github.com/pages-themes/modernist" 10 | s.summary = "Modernist is a Jekyll theme for GitHub Pages" 11 | 12 | s.files = `git ls-files -z`.split("\x0").select do |f| 13 | f.match(%r{^((_includes|_layouts|_sass|assets)/|(LICENSE|README)((\.(txt|md|markdown)|$)))}i) 14 | end 15 | 16 | s.platform = Gem::Platform::RUBY 17 | s.add_runtime_dependency "jekyll", "~> 3.3" 18 | end 19 | -------------------------------------------------------------------------------- /script/bootstrap: -------------------------------------------------------------------------------- 1 | #!/bin/sh 2 | 3 | set -e 4 | 5 | gem install bundler 6 | bundle install 7 | 8 | -------------------------------------------------------------------------------- /script/cibuild: -------------------------------------------------------------------------------- 1 | #!/bin/sh 2 | 3 | set -e 4 | 5 | bundle exec jekyll clean 6 | bundle exec jekyll build 7 | gem build jekyll-theme-modernist.gemspec 8 | -------------------------------------------------------------------------------- /script/release: -------------------------------------------------------------------------------- 1 | #!/bin/sh 2 | # Tag and push a release. 3 | 4 | set -e 5 | 6 | # Make sure we're in the project root. 7 | 8 | cd $(dirname "$0")/.. 9 | 10 | # Make sure the darn thing works 11 | 12 | bundle update 13 | 14 | # Build a new gem archive. 15 | 16 | rm -rf jekyll-theme-modernist-*.gem 17 | gem build -q jekyll-theme-modernist.gemspec 18 | 19 | # Make sure we're on the master branch. 20 | 21 | (git branch | grep -q 'master') || { 22 | echo "Only release from the master branch." 23 | exit 1 24 | } 25 | 26 | # Figure out what version we're releasing. 27 | 28 | tag=v`ls jekyll-theme-modernist-*.gem | sed 's/^jekyll-theme-modernist-\(.*\)\.gem$/\1/'` 29 | 30 | # Make sure we haven't released this version before. 31 | 32 | git fetch -t origin 33 | 34 | (git tag -l | grep -q "$tag") && { 35 | echo "Whoops, there's already a '${tag}' tag." 36 | exit 1 37 | } 38 | 39 | # Tag it and bag it. 40 | 41 | gem push jekyll-theme-modernist-*.gem && git tag "$tag" && 42 | git push origin master && git push origin "$tag" 43 | -------------------------------------------------------------------------------- /script/upload_n_set_header.py: -------------------------------------------------------------------------------- 1 | import os 2 | 3 | def print_script(cmd): 4 | print("echo EXEC: ./ossutil %s " % cmd) 5 | print("./ossutil -e $OSS_E -i $OSS_I -k $OSS_K %s " % cmd) 6 | print("") 7 | 8 | os.chdir("_site") 9 | print("#!/bin/sh") 10 | print_script("rm -f oss://cnrv-website --recursive") 11 | for root, dirs, files in os.walk("./"): 12 | for file in files: 13 | if file.endswith("ossutil"): 14 | continue 15 | file_name = os.path.join(root, file) 16 | oss_file_name = "oss://cnrv-website/%s" % file_name[2:] 17 | print_script("cp -f '_site/%s' '%s'" % (file_name, oss_file_name)) 18 | if file.endswith(".html"): 19 | print_script("cp -f '%s' '%s'" % (oss_file_name, oss_file_name[:-5])) 20 | print_script('set-meta "%s" --update "Content-Type:text/html; charset=utf-8"' % oss_file_name[:-5]) 21 | 22 | -------------------------------------------------------------------------------- /thumbnail.png: -------------------------------------------------------------------------------- https://raw.githubusercontent.com/cnrv/home/8c2713f2e9baa533c7ca9f746d70e5f2fc09e045/thumbnail.png -------------------------------------------------------------------------------- /translation/translation.py: -------------------------------------------------------------------------------- 1 | #-*- coding: UTF-8 -*- 2 | import uniout 3 | import codecs 4 | import collections 5 | import sys 6 | 7 | 8 | 9 | with codecs.open(sys.argv[1],encoding='utf-8') as f: 10 | with codecs.open(sys.argv[2],"w",encoding='utf-8') as g: 11 | content=f.read() 12 | 13 | replace_dic={ u'緩存':u' cache ', u'操作':u' operation ', u'直接':u' explicit ', u'內核':u' kernel ', u'預取':u' prefetch ', u'翻譯':u' translation ', u'芯片':u'晶片',u'進程':u' process ', u'分支預測器':u' branch predictor ', u'比特':u'bit', u'哈希表':u' hash table ', u'斷點':u' breakpoint ', u'調試器':u' debugger ', u'內核空間':u' kernel space ', u'頁表':u' page table ',u'亂序流水線':u' OoO ', u'原子':u' atomic ', u'訪問':u' access ', u'地址':u' address ', u'非對齊':u' unaligned ', u'基址':u' base address ', u'總線':u'bus ', u'用戶態':u' U mode', u'系統態':u' S mode',u'西部數據':u'WD',u'西部資料':u'WD', u'巴塞羅那':u'Barcelona' , u'超算中心': u'BSC-CNS(Barcelona Supercomputing Center', u'數據':u'資料', u'采':u'採', u'福布斯':u'Forbes', u'官文':u'官方新聞', u'工作組':'workgroup',u'內存訪問':u'memory access' , u'關系':u'關係',u'擴展':u'extension', u'安全':u'Security', u'仿真': u'Simulation',u'物理設計':u'physical design',u'內存模型':u'memory model',u'體系結構':u'Architecture' ,u'葉子節點':u'leaf node ',u'標志位':u'flag', u'硬件控制':u'HW control',u'內存頁表':u'page table ', u'硬件':u'硬體',u'軟件':u'軟體', u'模塊':u'module ',u'帶寬':'bandwidth', u'項':'entry', u'軟件緩存':u'software cache '} 14 | for i in replace_dic: 15 | print i 16 | print replace_dic[i] 17 | content=content.replace(i, replace_dic[i]) 18 | g.write(content) 19 | 20 | -------------------------------------------------------------------------------- /zzkk.md: -------------------------------------------------------------------------------- 1 | # SoC自主可控分级标准 2 | 3 | 自主可控概念在中国长期以来就被广泛的讨论和争辩，作者尝试提出针对**SoC芯片**的自主可控的分级概念，从而方便相关话题的讨论。 4 | 5 | ## 本文中SoC的范畴 6 | 7 | 首先需要定义SoC的范畴，这里的SoC并不是广义SoC定义，即在单个芯片上集成多个电子系统。 8 | 9 | 本文讨论的SoC是其狭义定义，也是我们通常所讨论的SoC的定义： 10 | 11 | > 在单个芯片上集成了至少一个具有通用计算能力且遵循某个公开的指令集标准(ISA)的CPU计算单元，这颗芯片中CPU是其不可或缺的一部分，芯片的主要功能是完成通用计算，并且可以运行具有内存保护模式的较为复杂的现代操作系统。 12 | 13 | 在这个定义下 14 | 15 | - 我们所使用的PC、手机中的SoC、云计算中所使用的主处理器、航天航空国防军工所使用的主控处理器**属于本分类标准讨论的范畴** 16 | - 通常所定义的单片机(MCU)、模拟芯片中辅助处理器、面向特定领域应用的专用处理器（如：GPU、神经网络加速器等）**不属于本分类讨论范畴** 17 | 18 | ## 分级标准L0-L5 19 | 20 | - **L0**: SoC设计外包，采用第三方EDA工具，由第三方制造和封装*或打磨* 21 | - **L1**: SoC设计自己完成，CPU IP硬核来自第三方授权，采用第三方EDA工具，由第三方制造和封装 22 | - **L2**: SoC设计自己完成，CPU IP软核来自第三方授权，有*清晰可读*的源代码或基于第三方IP做少量修改，采用第三方EDA工具，由第三方制造和封装 23 | - **L3**: SoC设计自己完成，CPU架构授权来自第三方，但核心自行设计，采用第三方EDA工具，由第三方制造和封装 24 | - **L4**: SoC设计自己完成，CPU架构自有或者采用开放架构，核心自行设计，采用第三方EDA工具，由第三方制造和封装 25 | - **L5**: SoC设计自己完成，CPU架构自有或者采用开放架构，核心自行设计，采用自有或者开源EDA工具，并自行制造和封装 26 | 27 | 以下表格有助于正确的对自主可控级别进行分类： 28 | 29 | | SoC自主可控级别 | SoC自行设计 | 主CPU IP | 自有架构或者开放架构? | EDA/制造/封装自有? | 30 | |:---------------:|:-----------:|:------------:|:---------------------:|:------------------:| 31 | | L0 | 否 | / | / | / | 32 | | L1 | 是 | 硬核或不可读 | / | / | 33 | | L2 | 是 | 软核 | / | / | 34 | | L3 | 是 | 自研 | 第三方 | / | 35 | | L4 | 是 | 自研 | 自有或开放 | 第三方 | 36 | | L5 | 是 | 自研 | 自有或开放 | 自有或开源 | 37 | 38 | ### 补充 39 | 40 | 1. 这里的知识产权范围仅限于完成主要任务CPU，不考虑部分外设的知识产权所属，包括但不限于：SerDes、DDRx控制器、PCIe、ADC/DAC等IP 41 | 1. 自有架构的定义：架构相关版权、商标、专利拥有所属权 42 | 1. 开放架构的定义：架构相关版权、商标、专利不属于少数商业个体，不限制使用或者代价很小 43 | 1. 部分不可读的网表IP若提供了足够的设计文档，出于电路优化的原因，也可以归类为*清晰可读* 44 | 45 | ## 常见聊天记录节选 46 | 47 | > **大卫**：吃了么？ 48 | > 49 | > **约翰**：吃了，一个人在这儿研究啥呢？ 50 | > 51 | > **大卫**：市面上大部分厂商的自研手机芯片，都只能做到**SoC自主可控L1或者L2**，国内厂商恐怕只有华为做到了**SoC自主可控L3** 52 | > 53 | > **约翰**：是的，当然我们还是希望有一天我们能够做到**SoC自主可控L5** 54 | > 55 | > **大卫**：那个太难了，全球也就只有Intel能做到**SoC自主可控L5**，当然我们正在朝这个方向努力，我国已经初步具备**SoC自主可控L4**的能力了 56 | > 57 | > **约翰**：恩，那可不咋地！ 58 | 59 | ## 不同市场对于自主可控级别的要求 60 | 61 | **以下分类需要你的补充和建议以及反馈** 62 | 63 | - 军工：L4以上？ 64 | - 航天：L3以上？ 65 | - 政府关键部门：L1以上？ 66 | - 消费电子：L0以上？ 67 | 68 | ---- 69 | 70 | **欢迎提交Issue或Pull Request来提出问题或者给出你的修改.** 71 | 72 | 贡献者: 郭雄飞、云方、汤雷、樊荣 73 | --------------------------------------------------------------------------------