├── JOIN.v
├── NPC.v
├── PC.v
├── README.md
├── alu.v
├── cpu.v
├── decoder.v
├── dmem.v
├── ext16.v
├── ext18.v
├── ext5.v
├── imem.txt
├── imem.v
├── inst.asm
├── mux2x32.v
├── regfile.v
├── rom.data
├── run.png
├── top.v
└── top_tb.v


/JOIN.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/25 00:04:48
 7 | // Design Name: 
 8 | // Module Name: JOIN
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module JOIN(
24 | input [27:0] a,
25 | input [3:0] b,
26 | output [31:0] s
27 |     );
28 |     assign s[31:28]=b;
29 |     assign s[27:0]=a;
30 | endmodule
31 |  
32 | 


--------------------------------------------------------------------------------
/NPC.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/23 18:31:24
 7 | // Design Name: 
 8 | // Module Name: NPC
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module NPC(
24 | input [31:0] pc_in,
25 | output [31:0] pc_out
26 |     );
27 | assign pc_out = pc_in + 32'd4;;    //npc=pc+4
28 |     
29 | endmodule
30 | 


--------------------------------------------------------------------------------
/PC.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/23 18:22:12
 7 | // Design Name: 
 8 | // Module Name: PC
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module PC(
24 | input clk,
25 | input rst,
26 | input [31:0] data_in,
27 | output reg [31:0] data_out
28 |     );
29 | always@(posedge clk,posedge rst)
30 | begin
31 | if(rst)
32 |     data_out<=32'b0;
33 | else
34 |     data_out<=data_in;
35 | end    
36 |     
37 | endmodule
38 | 


--------------------------------------------------------------------------------
/README.md:
--------------------------------------------------------------------------------
 1 | # 8-instruction single cycle MIPS32 CPU
 2 | ### 1. 打开vivado，新建项目
 3 | ### 2. 添加文件
 4 | ``` 
 5 | Add or create design sources -> Add files -> Add Directories
 6 | ```
 7 | ### 3. 更改imem.v里指令文件和dmem.v里的rom 的读取路径
 8 | ### 4. 仿真
 9 | ```
10 | Run Simulation 
11 | ```
12 | 这是解释代码的视频链接： [MIPS单周期CPU设计 # 视频中dmem.v未对数据存储器进行初始化 会导致lw出错 代码已经改正](https://www.bilibili.com/video/BV1rD4y1D7h9)  <hr/>
13 | <img src="https://github.com/qing-2/CPU/blob/master/run.png"> 
14 | 
15 | # 常见问题
16 | ### 1. 运行不成功？
17 | 多半是imem.v的路径不对。使用绝对路径，并且 "\\" 换成 "\\\\"或"/"，路径中不要使用中文和空格。举个正确的例子 “D:/Downloads/CPU-master/imem.txt”
18 | 
19 | ### 2. 为什么仿真波形里只出现了5条指令？
20 | 菜单栏help的下面有三个按钮，restart/ run all /run for 10us，点一下run for 10us它就会往后继续执行了，它不会因为指令不足而结束，如果指令读取完毕它只会变红报错
21 | 
22 | ### 3. 在dmem的数据存储器代码中，为什么用 [31:2] 来寻址？
23 | 因为我们设定的是这样的。我们设地址是32位的，一个地址对应一个字节的内容。
24 | 
25 | 但是呢，我们这里设的存储指令的数组的一个元素是32位，也就是4字节的。而我们用4字节存储每条指令。
26 | 
27 | 所以，我们假设第一个指令的地址是0000，他对应的是ram[0]
28 | 
29 | 第二个数的地址是0100，它对应的是ram[1]
30 | 
31 | 第三个数的地址是1000，它对应的是ram[2]，
32 | 
33 | 可以发现，数组的下标就是地址除以4，也就是去掉最后两位。
34 | 
35 | ### 4. reg [n:1] RAM [m:1] 是什么意思？
36 | 定义了一个 名为RAM、包含 m个n位寄存器 的存储器
37 | 
38 | ### 5. lw指令是有符号扩展，M4应该取2（根据decoder那个视频里的图看），为什么代码写的M4是取1？
39 | 因为我把它合并了，用 signed16 这个变量判断是否按符号扩展，m4的取值就只有0和1了，和那张图不一样了，在 module ext16 的代码里标注了，忘记在decoder那p视频里说了，sorry😥
40 | 
41 | ### 6. 有朋友提到“用vivado仿真还是有点麻烦，主要是vivado现在越来越大了。推荐一个简单的仿真器，iverilog，windows和linux下都方便安装使用。可以搭配gtkwave看仿真波形。”
42 | 我试了一下感觉很好用， [icarus_gtkwave教程有详细介绍](https://brng.dev/blog/technical/tutorial/2019/05/11/icarus_gtkwave/)  ，其中`gtkwave wave.vd`写错了，应该是`gtkwave wave.vcd`
43 | ### 7. imem.txt 指令是什么含义？
44 | （第一条sll指令相当于空指令，因为每次reset pc=0 npc就是4 就会错过第一条指令）<br/>
45 | 2022.4.12更新了imem.txt，现在包含全部8条指令，汇编代码如下
46 | ``` 
47 | sll  $zero,$zero,0
48 | 
49 | goto:
50 | addu $s2,$s1,$s0
51 | 
52 | subu $s3,$s2,$s0
53 | 
54 | ori  $s0,$s1,2
55 | 
56 | sll  $s1,$s3,2
57 | 
58 | lw   $s4,3($s0)
59 | 
60 | sw   $s4,4($s0)
61 | 
62 | beq  $s2,$s4,goto
63 | 
64 | j goto
65 | ``` 
66 | ### 8. 如何把汇编代码编译成机器码？
67 | 我知道两种方法：
68 | 
69 | a.  [MARS | MIPS Assembler and Runtime Simulator](http://courses.missouristate.edu/kenvollmar/mars/index.htm) 需要Java环境，加上配置Java环境不到半小时就能搞定，小巧简单好用（更推荐⭐）
70 | 
71 | b. 交叉编译工具链。[简介](https://www.bilibili.com/video/BV1Az4y117rY?spm_id_from=333.999.header_right.fav_list.click)
72 | 。《自己动手写CPU》里用的GNU，有详细讲解，但书里那个链接下载下来是坏的。它提供完备的编译工具，比如mips-linux-gcc（类似gcc）
73 | 
74 | ### 9. MARS使用方式：[视频](https://www.bilibili.com/video/BV1au411y7qq?spm_id_from=333.999.0.0&vd_source=28fde4fc435198ce5dd62f4990596b95)
75 | 1）. 打开inst.asm
76 | ``` 
77 | File -> Open -> inst.asm
78 | ```
79 | 2）. 把起始地址改成0，不然beq,j跳转不到想要的地方，因为咱们设置的cpu的指令的起始地址是0
80 | ``` 
81 | Settings -> Memory Configration -> 选择 Compact,Text at Address 0
82 | ```
83 | 3）. 导出16进制机器码（Dump machine code）
84 | ``` 
85 | 蓝色箭头1010 -> Dump Format 选择 Hexadecimal Text -> Dump To File -> imem.txt or imem.data
86 | ```
87 | 


--------------------------------------------------------------------------------
/alu.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/24 22:21:53
 7 | // Design Name: 
 8 | // Module Name: alu
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module alu(
24 | input [31:0] a,
25 | input [31:0] b,
26 | input [2:0] aluc,
27 | output [31:0] r,
28 | output zero
29 |     );
30 |     
31 | reg [31:0] r_1;
32 | 
33 | always@*
34 | begin
35 |   case(aluc)
36 |   3'b000:
37 |   r_1=a+b;
38 |   3'b001:
39 |   r_1=a-b;
40 |   3'b010:
41 |   r_1=a|b;
42 |   3'b011:
43 |   r_1=b<<a[4:0];
44 |   default:;
45 |   endcase
46 | end
47 | 
48 | assign r=r_1;
49 | assign zero=r?1'b0:1'b1;
50 | endmodule
51 | 


--------------------------------------------------------------------------------
/cpu.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/25 00:07:41
 7 | // Design Name: 
 8 | // Module Name: cpu
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module cpu(
24 | input clk,
25 | input [31:0] inst,
26 | input reset,
27 | input [31:0] mrdata,
28 | 
29 | output [31:0] pc_out,
30 | output [31:0] maddr,
31 | output [31:0] mwdata,
32 | output IM_R,
33 | output DM_CS,
34 | output DM_R,
35 | output DM_W,
36 | output [31:0]alu_r  
37 |     );
38 |     
39 | wire RF_W,M1,M2,M3,M4,M5,M6,sign_ext,zero;
40 | wire [2:0] ALUC;
41 | wire[31:0] mux1_out,mux2_out,mux3_out,mux4_out,mux5_out,alu_out;
42 | wire [31:0] rf_rdata1,rf_rdata2;
43 | wire [31:0] ext5_out,ext16_out,ext18_out;
44 | wire [31:0] npc_out;
45 | wire [31:0] join_out;
46 | wire [27:0] temp1,temp2;
47 |     
48 | assign alu_r = alu_out;
49 | assign maddr = alu_out;
50 | assign mwdata = rf_rdata2;
51 | assign temp1 = inst[25:0]<<2;
52 | assign temp2 = inst[15:0]<<2;
53 |     
54 | wire [4:0]mux6_out = M6 ? inst[20:16]:inst[15:11];
55 |     
56 | decoder cpu_decoder(inst,clk,zero,IM_R,M3,M4,ALUC,M2,RF_W,M5,M1,DM_CS,DM_R,DM_W,M6,sign_ext);
57 | 
58 | PC cpu_pc(clk,reset,mux1_out,pc_out);
59 | NPC cpu_npc(pc_out,npc_out);
60 | 
61 | JOIN cpu_join(temp1,pc_out[31:28],join_out);
62 | 
63 | regfile cpu_regfile(clk,reset,RF_W,inst[25:21],inst[20:16],mux6_out,mux2_out,rf_rdata1,rf_rdata2);
64 | 
65 | alu cpu_alu(mux3_out,mux4_out,ALUC,alu_out,zero);
66 | 
67 | ext5 cpu_ext5(inst[10:6],ext5_out);
68 | 
69 | ext16 cpu_ext16(inst[15:0],sign_ext,ext16_out);
70 | 
71 | ext18 cpu_ext18(temp2,ext18_out);
72 | 
73 | mux2x32 mux1(join_out,mux5_out,M1,mux1_out);
74 | 
75 | mux2x32 mux2(mrdata,alu_out,M2,mux2_out);
76 | 
77 | mux2x32 mux3(ext5_out,rf_rdata1,M3,mux3_out);
78 | 
79 | mux2x32 mux4(rf_rdata2,ext16_out,M4,mux4_out);
80 | 
81 | mux2x32 mux5(npc_out,(ext18_out+pc_out+4),M5,mux5_out);
82 |     
83 |     
84 | 
85 | 
86 | endmodule
87 | 


--------------------------------------------------------------------------------
/decoder.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/23 17:37:47
 7 | // Design Name: 
 8 | // Module Name: decoder
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module decoder(
24 | input [31:0] inst,
25 | input clk,
26 | input zero,
27 | output IM_R,
28 | output M3,
29 | //output M4_0,
30 | //output M4_1,
31 | output M4,
32 | output [2:0] ALUC,
33 | output M2,
34 | output RF_W,
35 | //output RF_CLK,
36 | output M5,
37 | output M1,
38 | output DM_CS,
39 | output DM_R,
40 | output DM_W,
41 | output M6,
42 | output sign_ext
43 |     );
44 |     
45 | wire [5:0] func=inst[5:0];  
46 | wire [5:0] op=inst[31:26];
47 | wire r_type=~|op;
48 | wire addu,subu,ori,sll,lw,sw,beq,j_i;
49 |     
50 | assign addu=r_type &func[5]&~func[4]&~func[3]&~func[2]&~func[1]&func[0];
51 | assign subu=r_type &func[5]&~func[4]&~func[3]&~func[2]&func[1]&func[0];    
52 | assign ori=~op[5]&~op[4]&op[3]&op[2]&~op[1]&op[0];
53 | assign sll=r_type &~func[5]&~func[4]&~func[3]&~func[2]&~func[1]&~func[0];
54 | assign lw=op[5]&~op[4]&~op[3]&~op[2]&op[1]&op[0];
55 | assign sw=op[5]&~op[4]&op[3]&~op[2]&op[1]&op[0];
56 | assign beq=~op[5]&~op[4]&~op[3]&op[2]&~op[1]&~op[0];
57 | assign j_i=~op[5]&~op[4]&~op[3]&~op[2]&op[1]&~op[0];
58 | 
59 | assign IM_R=1;
60 |  
61 | assign RF_W=addu|subu|ori|sll|lw;
62 | 
63 | assign DM_CS=lw|sw;
64 | assign DM_R=lw;
65 | assign DM_2=sw;
66 | assign DM_W=sw;
67 | 
68 | assign ALUC[2]=0;
69 | assign ALUC[1]=ori|sll;
70 | assign ALUC[0]=subu|beq|sll;
71 | 
72 | assign M1=addu|subu|ori|sll|beq|lw|sw;
73 | assign M2=addu|subu|ori|sll|beq|j_i|sw;
74 | assign M3=addu|subu|ori|j_i|beq|lw|sw;
75 | //assign M4_0=ori;
76 | //assign M4_1=lw|sw;
77 | assign M4=lw|sw|ori;
78 | assign M5=beq&zero;
79 | assign M6=ori|lw;
80 | 
81 | assign sign_ext=lw | sw;
82 | 
83 | endmodule
84 | 


--------------------------------------------------------------------------------
/dmem.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/26 11:32:58
 7 | // Design Name: 
 8 | // Module Name: dmem
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module dmem(
24 | input clk,
25 | input reset,
26 | input CS,
27 | input DM_W,
28 | input DM_R,
29 | input [31:0] addr,
30 | input [31:0] wdata,
31 | output [31:0] rdata
32 |     );
33 |     
34 | reg [31:0] ROM [2047:0];
35 | initial
36 | begin
37 |   $readmemh("D:/Downloads/CPU-master/rom.data",ROM);
38 | end
39 | 
40 | 
41 | assign rdata=(CS&DM_R)?ROM[addr[31:2]]:32'h0;
42 | 
43 | always @(posedge clk)
44 | begin
45 |   if(CS)
46 |   begin
47 |     if(DM_W)
48 |       ROM[addr[31:2]]<=wdata;
49 |   end
50 | end
51 | endmodule
52 | 


--------------------------------------------------------------------------------
/ext16.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/24 23:08:36
 7 | // Design Name: 
 8 | // Module Name: ext16
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module ext16#(parameter DEPTH=16)(
24 | input [DEPTH-1:0] a,
25 | input sign_ext,
26 | output reg [31:0] b
27 |     );
28 | always@(a or sign_ext)
29 | begin
30 |   if(sign_ext==1 && a[DEPTH-1]==1)
31 |   begin
32 |     b[31:0]=32'hffffffff;
33 |     b[DEPTH-1:0]=a[DEPTH-1:0];
34 |   end
35 |   else
36 |   begin
37 |      b[31:0]=32'h00000000;
38 |      b[DEPTH-1:0]=a[DEPTH-1:0];
39 |   end
40 | end
41 | endmodule
42 | 


--------------------------------------------------------------------------------
/ext18.v:
--------------------------------------------------------------------------------
https://raw.githubusercontent.com/qing-2/CPU/92cfe07171b84e190a75783815a3f1269a116e43/ext18.v


--------------------------------------------------------------------------------
/ext5.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/24 22:55:03
 7 | // Design Name: 
 8 | // Module Name: ext5
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module ext5 #(parameter DEPTH=5)(
24 | input [DEPTH-1:0] a,
25 | output reg [31:0] b
26 |     );
27 | always@(a)
28 | begin
29 |   if(a[DEPTH-1]==1)
30 |   begin
31 |     b[31:0]=32'hffffffff;
32 |     b[DEPTH-1:0]=a[DEPTH-1:0];
33 |   end
34 |   else
35 |   begin
36 |     b[31:0]=32'h00000000;
37 |     b[DEPTH-1:0]=a[DEPTH-1:0];
38 |   end
39 | end
40 | endmodule
41 | 


--------------------------------------------------------------------------------
/imem.txt:
--------------------------------------------------------------------------------
 1 | 00000000
 2 | 02309021
 3 | 02509823
 4 | 36300002
 5 | 00138880
 6 | 8e140003
 7 | ae140004
 8 | 1254fff9
 9 | 08000001
10 | 


--------------------------------------------------------------------------------
/imem.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/26 11:16:28
 7 | // Design Name: 
 8 | // Module Name: imem
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module imem(
24 | input [31:0] a,
25 | input IM_R,
26 | output [31:0] rd
27 |     );
28 |    
29 |     reg [31:0] RAM[2047:0];
30 |     initial
31 |     begin
32 |       $readmemh("imem.txt",RAM);
33 |     end
34 |     
35 |    assign rd=(IM_R)?RAM[a[31:2]]:32'bx;
36 | endmodule
37 | 


--------------------------------------------------------------------------------
/inst.asm:
--------------------------------------------------------------------------------
 1 | sll  $zero,$zero,0
 2 | 
 3 | goto:
 4 | addu $s2,$s1,$s0
 5 | 
 6 | subu $s3,$s2,$s0
 7 | 
 8 | ori  $s0,$s1,2
 9 | 
10 | sll  $s1,$s3,2
11 | 
12 | lw   $s4,3($s0)
13 | 
14 | sw   $s4,4($s0)
15 | 
16 | beq  $s2,$s4,goto
17 | 
18 | j goto
19 | 


--------------------------------------------------------------------------------
/mux2x32.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/24 23:40:57
 7 | // Design Name: 
 8 | // Module Name: mux2x32
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module mux2x32#(parameter WIDTH=32)(
24 | input [WIDTH-1:0] a,
25 | input [WIDTH-1:0] b,
26 | input select,
27 | output reg [WIDTH-1:0] r
28 |     );
29 |     always @*
30 |     begin
31 |       case(select)
32 |         1'b0:
33 |         r=a;
34 |         1'b1:
35 |         r=b;
36 |       endcase
37 |     end
38 | endmodule
39 | 


--------------------------------------------------------------------------------
/regfile.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/24 21:50:18
 7 | // Design Name: 
 8 | // Module Name: regfile
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module regfile(
24 | input clk,
25 | input rst,
26 | input we,
27 | input [4:0] raddr1,
28 | input [4:0] raddr2,
29 | input [4:0] waddr,
30 | input [31:0] wdata,
31 | output [31:0] rdata1,
32 | output [31:0] rdata2
33 |     );
34 | reg [31:0] array_reg[31:0];
35 | integer i;
36 | 
37 | always@(posedge clk,posedge rst)
38 | begin
39 |   if(rst)
40 |   begin
41 |     i=0;
42 |     while(i<32)
43 |     begin
44 |       array_reg[i]=0;
45 |       i=i+1;
46 |     end
47 |   end
48 |   else if(we)
49 |   begin
50 |     if(waddr!=0)
51 |     array_reg[waddr]=wdata;
52 |   end
53 | end
54 | 
55 | assign rdata1=array_reg[raddr1];
56 | assign rdata2=array_reg[raddr2];
57 | 
58 | endmodule
59 | 


--------------------------------------------------------------------------------
/rom.data:
--------------------------------------------------------------------------------
 1 | 00000000
 2 | 01010101
 3 | 02020202
 4 | 03030303
 5 | 04040404
 6 | 05050505
 7 | 06060606
 8 | 07070707
 9 | 08080808
10 | 09090909
11 | 00000000
12 | 01010101
13 | 02020202
14 | 03030303
15 | 04040404
16 | 05050505
17 | 06060606
18 | 07070707
19 | 08080808
20 | 09090909
21 | 00000000
22 | 01010101
23 | 02020202
24 | 03030303
25 | 04040404
26 | 05050505
27 | 06060606
28 | 07070707
29 | 08080808
30 | 09090909
31 | 00000000
32 | 01010101
33 | 02020202
34 | 03030303
35 | 04040404
36 | 05050505
37 | 06060606
38 | 07070707
39 | 08080808
40 | 09090909
41 | 00000000
42 | 01010101
43 | 02020202
44 | 03030303
45 | 04040404
46 | 05050505
47 | 06060606
48 | 07070707
49 | 08080808
50 | 09090909


--------------------------------------------------------------------------------
/run.png:
--------------------------------------------------------------------------------
https://raw.githubusercontent.com/qing-2/CPU/92cfe07171b84e190a75783815a3f1269a116e43/run.png


--------------------------------------------------------------------------------
/top.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/26 12:27:34
 7 | // Design Name: 
 8 | // Module Name: top
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module top(
24 | input clk_in,
25 | input reset,
26 | 
27 | output clk,
28 | output [31:0]pc,
29 | output [31:0]inst,
30 | output [31:0]addr,
31 | output [31:0]rdata,
32 | output [31:0]wdata,
33 | output IM_R,
34 | output DM_CS,
35 | output DM_R,
36 | output DM_W,
37 | output [31:0]alu_r      
38 |     );
39 |     
40 |     assign clk = clk_in;
41 |     
42 |     cpu sccpu(clk_in,inst,reset,rdata,pc,addr,wdata,IM_R,DM_CS,DM_R,DM_W,alu_r);
43 |                 
44 |     imem imemory(pc, IM_R, inst);
45 |                 
46 |     dmem scdmem(clk_in,reset,DM_CS,DM_W,DM_R,addr,wdata,rdata);
47 | endmodule
48 | 


--------------------------------------------------------------------------------
/top_tb.v:
--------------------------------------------------------------------------------
 1 | `timescale 1ns / 1ps
 2 | //////////////////////////////////////////////////////////////////////////////////
 3 | // Company: 
 4 | // Engineer: 
 5 | // 
 6 | // Create Date: 2020/05/26 19:00:41
 7 | // Design Name: 
 8 | // Module Name: top_tb
 9 | // Project Name: 
10 | // Target Devices: 
11 | // Tool Versions: 
12 | // Description: 
13 | // 
14 | // Dependencies: 
15 | // 
16 | // Revision:
17 | // Revision 0.01 - File Created
18 | // Additional Comments:
19 | // 
20 | //////////////////////////////////////////////////////////////////////////////////
21 | 
22 | 
23 | module top_tb;
24 |     reg clk_in;
25 |     reg reset;
26 |     wire clk;
27 |     wire [31:0]pc;
28 |     wire [31:0]inst;
29 |     wire IM_R;
30 |     wire DM_CS;
31 |     wire DM_R;
32 |     wire DM_W;
33 | 
34 |     wire [31:0]alu_r;
35 | 
36 |     top uut(clk_in,reset,clk,pc,inst,addr,rdata,wdata,IM_R,DM_CS,DM_R,DM_W,alu_r);
37 | 
38 |     // 不同的initial块是并行的，块内部顺序执行
39 |     initial 
40 |     begin
41 |         clk_in = 0;
42 |         forever #100 clk_in = ~clk_in;
43 |     end
44 | 
45 |     initial
46 |     begin
47 |         reset = 0;
48 |         #50 reset=1;
49 |         #10 reset=0;
50 |         #2000 $stop;
51 |     end
52 |         
53 |     initial // 用iverilog+gtkwave仿真时用到的
54 |     begin            
55 |         $dumpfile("wave.vcd");        //生成的vcd文件名称
56 |         $dumpvars(0, top_tb);    //tb模块名称
57 |     end
58 | 
59 | endmodule
60 | 


--------------------------------------------------------------------------------