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执行Tools -> Options -> General -> EDA Tool Options
,设置Modelsim路径如下:
一般设置好一次以后就不用设置了。
7 |使用模板:
10 |执行Processing -> Start -> Start Testbench Template Writer
生成Testbench模板文件,
使用File->Open
打开在工程simulation目录下的Testbench文件进行编辑
手动编写:
14 |File -> New...
,选择Verilg HDL File,Testbench文件命名后缀最好使用*_tst.vt,在新建的文件中编写逻辑,如下例所示:
执行Assigments -> Settings -> EDA Tool Settings -> Simulation
设置仿真参数
一路OK,执行Tools->Run Simulation Tools->RTL simulation
则弹出Modelsim的仿真界面,就可以进行仿真分析了。